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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2022
  4. 2022-ARC-249

故障励起条件を用いた低消費電力指向テスト生成法の高速化

https://ipsj.ixsq.nii.ac.jp/records/218991
https://ipsj.ixsq.nii.ac.jp/records/218991
dc8b7daf-fe9d-4881-b2c0-a83cbf72a184
名前 / ファイル ライセンス アクション
IPSJ-ARC22249002.pdf IPSJ-ARC22249002.pdf (1.4 MB)
Copyright (c) 2022 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
ARC:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2022-07-20
タイトル
タイトル 故障励起条件を用いた低消費電力指向テスト生成法の高速化
タイトル
言語 en
タイトル On the Acceleration of a Low Power Oriented Test Generation Method Using Fault Excitation Conditions
言語
言語 jpn
キーワード
主題Scheme Other
主題 低消費電力テスト
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
日本大学大学院生産工学研究科
著者所属
日本大学生産工学部
著者所属
京都産業大学情報理工学部
著者所属
日本大学生産工学部
著者所属(英)
en
Graduate School of Industrial Technology Nihon University
著者所属(英)
en
College of Industrial Technology Nihon University
著者所属(英)
en
Faculty of Information Science and Engineering Kyoto Sangyo University
著者所属(英)
en
College of Industrial Technology Nihon University
著者名 三浦, 怜

× 三浦, 怜

三浦, 怜

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細川, 利典

× 細川, 利典

細川, 利典

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吉村, 正義

× 吉村, 正義

吉村, 正義

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新井, 雅之

× 新井, 雅之

新井, 雅之

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著者名(英) Rei, Miura

× Rei, Miura

en Rei, Miura

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Toshinori, Hosokawa

× Toshinori, Hosokawa

en Toshinori, Hosokawa

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Masayoshi, Yoshimura

× Masayoshi, Yoshimura

en Masayoshi, Yoshimura

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Masayuki, Arai

× Masayuki, Arai

en Masayuki, Arai

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論文抄録
内容記述タイプ Other
内容記述 近年,大規模集積回路の実速度テストにおけるキャプチャ時消費電力の増大に伴い,低消費電力指向テスト生成手法が提案されている.従来手法では,自動テスト生成ツールによって生成された初期テスト集合中の消費電力閾値以下であるキャプチャセーフテストベクトルで検出されるセーフ故障の検出を保証し,キャプチャアンセーフテスト集合でのみ検出が可能なアンセーフ故障集合を消費電力制約下で可能な限り検出するように疑似ブール最適化問題ベースのテスト生成を行い,キャプチャアンセーフテストベクトル数とアンセーフ故障数を削減した.しかしながら,目標故障数の増大に比例して,問題サイズが大規模化し,テスト生成時間が増加するという問題がある.本論文ではテスト生成時間を削減するために,故障励起条件を用いた低消費電力指向テスト生成法の高速化を提案する.実験結果では,目標故障数を考慮していないテスト生成法と比較し,テスト生成時間を最大 18.4%削減することができたことを示す.
論文抄録(英)
内容記述タイプ Other
内容記述 In recent years, low power oriented test generation methods have been proposed with the increase in capture power consumption in at-speed testing of large-scale integrated circuits. An initial test set generated by automatic test generation tools is classified to capture-safe test vectors which is less than or equal to power consumption threshold values and capture-unsafe test vectors which is more than the values. The conventional methods detect all safe faults detected by the capture safe test vectors and detect as many unsafe faults detected only by the capture unsafe test set as possible. A pseudo-Boolean optimization based test generation method which detects as many unsafe faults as possible under power consumption constraints was proposed, and the numbers of capture unsafe test vectors and unsafe faults were reduced. However, the problem size and the test generation time increase in proportion to the increase in the number of target faults. In this paper, to reduce the test generation time, we propose to accelerate the low power oriented test generation method using fault excitation conditions. The experimental results show that the test generation time could be reduced by 18.4% on maximum compared to the conventional method.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2022-ARC-249, 号 2, p. 1-6, 発行日 2022-07-20
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 14:57:43.743392
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