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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2022
  4. 2022-ARC-248

疎行列演算高速化のためのメモリアーキテクチャ探索

https://ipsj.ixsq.nii.ac.jp/records/217116
https://ipsj.ixsq.nii.ac.jp/records/217116
86500931-c676-4a0d-811d-95c5b88d9063
名前 / ファイル ライセンス アクション
IPSJ-ARC22248028.pdf IPSJ-ARC22248028.pdf (1.3 MB)
Copyright (c) 2022 by the Information Processing Society of Japan
オープンアクセス
Item type SIG Technical Reports(1)
公開日 2022-03-03
タイトル
タイトル 疎行列演算高速化のためのメモリアーキテクチャ探索
タイトル
言語 en
タイトル Memory architecture exploration for sparse matrix-vector multiplication
言語
言語 jpn
キーワード
主題Scheme Other
主題 設計技術
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
富士通株式会社
著者所属
富士通株式会社
著者所属
富士通株式会社
著者所属
東京工業大学
著者所属
東京工業大学
著者所属(英)
en
Fujitsu ltd.
著者所属(英)
en
Fujitsu ltd.
著者所属(英)
en
Fujitsu ltd.
著者所属(英)
en
Tokyo Institute of Technology
著者所属(英)
en
Tokyo Institute of Technology
著者名 萩原, 汐

× 萩原, 汐

萩原, 汐

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児玉, 宏喜

× 児玉, 宏喜

児玉, 宏喜

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吉川, 隆英

× 吉川, 隆英

吉川, 隆英

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幸, 朋矢

× 幸, 朋矢

幸, 朋矢

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遠藤, 敏夫

× 遠藤, 敏夫

遠藤, 敏夫

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著者名(英) Shiho, Hagiwara

× Shiho, Hagiwara

en Shiho, Hagiwara

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Hiroyoshi, Kodama

× Hiroyoshi, Kodama

en Hiroyoshi, Kodama

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Takahide, Yoshikawa

× Takahide, Yoshikawa

en Takahide, Yoshikawa

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Tomoya, Yuki

× Tomoya, Yuki

en Tomoya, Yuki

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Tosio, Endo

× Tosio, Endo

en Tosio, Endo

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論文抄録
内容記述タイプ Other
内容記述 近年のハイパフォーマンスコンピューティングでは,演算速度よりデータ転送速度がボトルネックとなってきている.ボトルネックを解消するには,ハードウェアによる手法とソフトウェアによる手法を適切に組み合わせる必要があるが,どのように組み合わせれば効果的に高速化できるかは明らかではない.特に,疎データを扱うワークロードではメモリアクセスにランダム性があることから解析的に実効性能を求めることが困難であり,高速化の効果を定量的に見積もることは難しい.東京工業大学が開発している PMNet (Performance predictor of Memory Network) では,実際にワークロードを実行した際のトレース結果を使って,任意のメモリアーキテクチャにおける実行時間を推定する.PMNet を使えば,メモリアクセスを考慮したメモリアーキテクチャの性能を高速に見積もることができる.本報告の目的は,疎行列演算を扱うワークロードの実効性能を向上させるための設計指針を立てることである.まず,疎行列ベクトル積 (SpMV; Sparse Matrix-Vector multiplication) を使った PMNet の精度検証を行い,目的達成に十分な精度をもつことを示す.更に,IRDS ロードマップのデバイスパラメタを使って,PMNet がターゲットとしている 2028 年に実現可能なプロセッサにおける SpMV の性能を推測すると共に,高速化のための設計指針を検討する.
論文抄録(英)
内容記述タイプ Other
内容記述 In recent high-performance computing, data transfer speed has become the bottleneck rather than computation speed. The solution to this problem can be hardware or software. However, it is unclear how to combine them to achieve effective speedup. In particular, for sparse workloads, the randomness of memory access makes it difficult to estimate the computational performance analytically. PMNet (Performance prediction of Memory Network), developed by Tokyo Institute of Technology, estimates the performance of any memory architecture using the memory trace results of actual workload execution. It can quickly evaluate the performance of a memory architecture while considering memory accesses. This report aims to provide design guidelines for improving the performance of sparse matrix operations. First, we conduct accuracy verification using sparse matrix-vector multiplication (SpMV) workloads and show that PMNet has enough accuracy for our aims. Next, we estimate SpMV performance on 2028's processors using PMNet and the device parameters of the IRDS roadmap and discuss design guidelines to accelerate it.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2022-ARC-248, 号 28, p. 1-9, 発行日 2022-03-03
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-19 15:37:02.759070
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