仮想エンジンアーキテクチャにおけるRISC-V 同時マルチスレッディング（SMT）コアの実現

• Item type: SIG Technical Reports(1)
• 公開日: 2022-01-17
• タイトル: 仮想エンジンアーキテクチャにおけるRISC-V 同時マルチスレッディング（SMT）コアの実現
• タイトル / 言語: en
• タイトル: Implementation of a RISC-V SMT Core in Virtual Engine Architecture
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: アーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京農工大学工学部情報工学科
• 著者所属: 東京農工大学工学部情報工学科
• 著者所属: 東京農工大学大学院工学府情報工学専攻
• 著者所属: 東京農工大学大学院工学府情報工学専攻
• 著者所属: ArchiTek株式会社
• 著者所属: ArchiTek株式会社
• 著者所属: 東京農工大学大学院工学研究院先端情報科学部門
• 著者所属(英): en
• 著者所属(英): Department of Computer and Information Sciences, Faculty of Engineering, Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Department of Computer and Information Sciences, Faculty of Engineering, Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Division of Advanced Information Technology and Computer Science, Graduate School of Engineering, Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Division of Advanced Information Technology and Computer Science, Graduate School of Engineering, Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): ArchiTek Corporation
• 著者所属(英): en
• 著者所属(英): ArchiTek Corporation
• 著者所属(英): en
• 著者所属(英): Division of Advanced Information Technology and Computer Science, Institute of Engineering, Tokyo University of Agriculture and Technology
• 著者名: 田中, 秀太朗; 田中, 友章; 長岡, 慶太; 東, 良輔; 関部, 勉; 高田, 周一; 中條, 拓伯
• 著者名(英): Hidetaro, Tanaka; Tomoaki, Tanaka; Keita, Nagaoka; Ryosuke, Higashi; Tsutomu, Sekibe; Shuichi, Takada; Hironori, Nakajo
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 異なる目的に特化したエンジンを複数種類搭載し動作するヘテロジニアス構成の仮想エンジンアーキテクチャ上で，同時マルチスレッディング（SMT）が動作可能な RISC-V コアである CRVS コアを実装した．SMT では単にマルチコア化するよりも低リソースでの複数スレッド同時実行が可能という長所がある．また，CRVS の位置付けとしては SMT を活かした他エンジンの動作支援が挙げられる．なお，当 RISC-V コアは ArchiTek 社が開発するエッジ AI 向けチップ “Chichibu” に搭載される予定である．本研究では過去の実装と比較しリソース使用量を半分以下に削減し，またメモリに遅延がある場合でも SMT を用いることにより 3% から 6% 程度 IPC が向上した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: The RISC-V core which supports simultaneous multithreading (SMT) on a heterogeneous virtual engine architecture has been implemented. In the arcitecture multiple types of engines which are specialized for different purposes are conducted. As the advantage of SMT, the RISC-V SMT core allows multiple threads to be executed simultaneously at a lower cost than simply using multiple cores. The RISC-V core supports operations of other engines under the SMT mechanism in order to be installed in ”Chichibu” which is developed by ArchiTek as a multicore chip for edge AI. In this implementation, we have reduced the hardware resource usage to less than half of the previous implementation. Also the IPC has been improved by about 3% to 6% by using SMT even when delays in instruction and data memory is brought.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2022-SLDM-197, 号 9, p. 1-6, 発行日 2022-01-17
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会