130nmプロセスによるフリップフロップのソフトエラー耐性向上手法の提案

• Item type: Symposium(1)
• 公開日: 2021-08-25
• タイトル: 130nmプロセスによるフリップフロップのソフトエラー耐性向上手法の提案
• タイトル / 言語: en
• タイトル: Improving Soft Error Tolerance of Flip-Flops in a 130 nm Process
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 信頼性
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 京都工芸繊維大学電子システム工学専攻
• 著者所属: ローム株式会社
• 著者所属: 京都工芸繊維大学電子システム工学専攻
• 著者所属: 京都工芸繊維大学電子システム工学専攻
• 著者所属: 京都工芸繊維大学電子システム工学専攻
• 著者所属(英): en
• 著者所属(英): Department of Electronics, Kyoto Institute of Technology
• 著者所属(英): en
• 著者所属(英): ROHM Co.,Ltd.
• 著者所属(英): en
• 著者所属(英): Department of Electronics, Kyoto Institute of Technology
• 著者所属(英): en
• 著者所属(英): Department of Electronics, Kyoto Institute of Technology
• 著者所属(英): en
• 著者所属(英): Department of Electronics, Kyoto Institute of Technology
• 著者名: 中島, 隆一; 井置, 一哉; 小谷, 萌香; 古田, 潤; 小林, 和淑
• 著者名(英): Ryuichi, Nakajima; Kazuya, Ioki; Moeka, Kotani; Jun, Furuta; Kazutoshi, Kobayashi
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 集積回路の微細化に伴い，信頼性の低下が問題となっている．信頼性低下の一因としてソフトエラーが挙げられる．本稿では，130nm プロセスによるフリップフロップの脆弱性について α 線源を用いた加速試験と回路シミュレーションから明らかにし，ソフトエラー耐性を高める手法を提案する．実測結果と回路シミュレーションにより求めた NMOS の臨界電荷量 Qcrit との比較を行い，Qcrit が高いほどエラーが発生しにくいと判明した．脆弱である論理ゲートを構成する PMOS のゲート幅を拡大することで PMOS のドレイン電流を増やし，Qcrit を増加させた．しかし，ゲート幅の拡大は遅延時間や消費電力に影響することから最小限に抑える必要がある．ゲート幅の変更を最小限に抑えるため，配線を追加してゲート構造を変更した．ゲート構造の変更により，脆弱箇所の Qcrit は増加したが，Qcrit が減少した箇所もあったため，回路全体の耐性を考慮した対策として，ゲート構造の変更に加えてトランジスタの追加を行った．PMOS ゲート幅の変更，ゲート構造の変更，トランジスタの追加によりソフトエラー耐性は向上する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: With the miniaturization of integrated circuits, degradation of reliability has become a critical issue. Soft errors are one of the causes of reliability degradation. In this paper, we clarify the vulnerability of flip-flops in a 130 nm process by accelerated test using an alpha-ray source and circuit simulations, and propose a method to improve the soft error tolerance. A comparison was made between the measured result and the critical charge (Qcrit) of the NMOS determined by circuit simulations. It was found that the higher the Qcrit, the less likely an soft error occurred. By increasing the gate width of the PMOS that composes the vulnerable logic gate, the drain current of the PMOS was increased and the Qcrit was increased. However, it is necessary to minimize the increase in the gate width because it affects the delay time and power consumption. To minimize the change in the gate width, the gate structure was modified by adding a wire connection. The change in the gate structure increases the Qcrit at the vulnerable points, but there were also points where the Qcrit decreases, thus transistors are added in addition to the change in the gate structure as a countermeasure considering the tolerance of the entire circuit. Changing the PMOS gate width, changing the gate structure, and adding transistors improves the soft error resistance.
• 書誌情報: DAシンポジウム2021論文集; 巻 2021, p. 148-153, 発行日 2021-08-25
• 出版者 / 言語: ja
• 出版者: 情報処理学会