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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2025
  4. 2025-ARC-262

遅延コーディングに基づく高効率SFQ加算器

https://ipsj.ixsq.nii.ac.jp/records/2003348
https://ipsj.ixsq.nii.ac.jp/records/2003348
0d7ee888-4125-432e-98c0-113f3bacdd3e
名前 / ファイル ライセンス アクション
IPSJ-ARC25262014.pdf IPSJ-ARC25262014.pdf (1.6 MB)
 2027年7月28日からダウンロード可能です。
Copyright (c) 2025 by the Information Processing Society of Japan
非会員:¥660, IPSJ:学会員:¥330, ARC:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2025-07-28
タイトル
言語 ja
タイトル 遅延コーディングに基づく高効率SFQ加算器
言語
言語 jpn
キーワード
主題Scheme Other
主題 アーキテクチャ
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
東京大学/理化学研究所
著者所属
東京大学/理化学研究所
著者所属(英)
en
The University of Tokyo / RIKEN
著者所属(英)
en
The University of Tokyo / RIKEN
著者名 田中,燦

× 田中,燦

田中,燦

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高前田,伸也

× 高前田,伸也

高前田,伸也

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論文抄録
内容記述タイプ Other
内容記述 単一磁束量子(SFQ)回路は,超高速スイッチングを非常に低い消費電力で実現する新奇回路技術である.SFQ回路は離散的なパルス論理に基づいて動作し,必然的にゲートレベルでの深いパイプラインアーキテクチャを持つことになるため,従来のCMOS回路で使用される組み合わせ回路アーキテクチャをそのまま適用することは,回路面積を大幅に増加させSFQ技術の利点を相殺してしまう.加えて,SFQ回路で実現可能なサイズは依然としてCMOS回路ほど大きくはない.したがって,SFQ回路には専用の特化した計算アーキテクチャを開発する必要がある.本論文は,遅延コーディングを利用して,小さな回路規模で実現可能なSFQ技術のための加算器を提案する.遅延コーディングとは,パルスの到着時刻の相対関係によって数値を表現することで,決定論的値の比較を効率的に行う代表的な時間コーディングである.提案アーキテクチャは,異なる数値ドメイン間の非効率的な変換を行わずに,遅延コーディングで表現された二つの値を連結して加算を行う.提案アーキテクチャは,最先端のバイナリドメインで最適化されたSFQ加算器と比較して,最大2.7倍の効率的な回路面積と7倍小さいレイテンシオーバーヘッドを示した.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2025-ARC-262, 号 14, p. 1-10, 発行日 2025-07-28
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-07-24 00:25:44.194040
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