DLLとILVCOを用いた低ジッタクロック生成回路の提案

• Item type: Symposium(1)
• 公開日: 2018-08-22
• タイトル: DLLとILVCOを用いた低ジッタクロック生成回路の提案
• タイトル / 言語: en
• タイトル: DLL and ILVCO based low jitter clock generator
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 回路設計
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 東京電機大学大学院電気電子工学専攻
• 著者所属: 東京電機大学大学院電気電子工学専攻
• 著者所属(英): en
• 著者所属(英): Electrical and Electronic Engineering Graduate School of Engineering Tokyo Denki University
• 著者所属(英): en
• 著者所属(英): Electrical and Electronic Engineering Graduate School of Engineering Tokyo Denki University
• 著者名: 保坂, 啓介; 小松, 聡
• 著者名(英): Keisuke, Hosaka; Satoshi, Komatsu
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では，Delay-Locked-Loop (DLL) 回路と注入同期型の電圧制御発振器 (ILVCO) を用いてクロック生成を行う DLL based injection-locked Clock Multiplier (DICM) を提案する．位相特性に優れる DLL 回路を用いて低ジッタな特性を持つ高周波クロック生成を行うことで演算や通信を行う際に生じてしまうエラー数の削減やマージンの削減，より正確な信号処理といったことが期待できる．従来の高周波生成にはクロック逓倍回路等が用いられていたが，ILVCO を用いることでより容易な設計で高周波生成が可能になる．本研究では，Rohm CMOS 0.18 um プロセス，電源電圧 1.8 V を使用して回路設計を行い，HSPICE によってシミュレーションを行った．異なる遅延セルを 2 種類設計し，それらを遅延セル 1，遅延セル 2 とし，遅延セル 1 を使用して構成した DLL 回路を DLL 1 とする．また，遅延セル 2 を使用して構成した DLL 回路を DLL 2 とする．DLL 1 を用いた DICM (DICM 1) では入力クロック周波数 50 MHz に対し出力の周波数が 300 MHz になるように，DLL 2 を用いた DICM (DICM 2) では入力周波数 50 MHz に対して出力周波数 150 MHz になるように設計を行った．周期ジッタを計測した結果 DICM 1 は 405 fs@300 MHz，DCIM 2 は 4.35 ps@150 MHz の標準偏差を示した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this study, delay-locked-loop based injection lock multiplier (DICM) is proposed. DICM is Delay-locked-loop (DLL) and injection-locked-voltage-controlled-oscillator (ILVCO) based low-jitter clock generator. DLL has better phase characteristics than other clock generator such as phase locked loop. So, using DLL based clock multiplier brings error reduction during data processing and communication. Though the past clock multipliers use frequency muliplier, we use ILVCO in this study. ILVCO based clock mulplier design is very simple. Proposed circuit can generate high frequency clocks in very simple design. Proposed circuits are designed by Rohm 180nm technology, with 1.8V supply voltage. DLL1 based clock generator (DICM1) has 50MHz input frequency and 300MHz output frequency. DLL2 based clock generator (DICM2) has 50MHz input frequency and 150MHz output frequency. Acording to simulation results, period jitter of DICM1 and DICM2 show standard deviation are 405fs@300MHz and 4.35ps@150MHz respectively.
• 書誌情報: DAシンポジウム2018論文集; 巻 2018, p. 21-26, 発行日 2018-08-22
• 出版者 / 言語: ja
• 出版者: 情報処理学会