DVFS使用下における余剰時間を利用した最上位キャッシュ切替えによるキャッシュ消費エネルギーの削減

• Item type: Journal(1)
• 公開日: 2018-03-15
• タイトル: DVFS使用下における余剰時間を利用した最上位キャッシュ切替えによるキャッシュ消費エネルギーの削減
• タイトル / 言語: en
• タイトル: Cache Energy Reduction by Dynamically Switching The Highest-level Caches during Surplus Time Due to DVFS
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: [一般論文] キャッシュメモリ，CPU，DVFS，消費エネルギー削減
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 豊橋技術科学大学
• 著者所属: 工学院大学
• 著者所属: 名古屋大学
• 著者所属(英): en
• 著者所属(英): Toyohashi University of Technology
• 著者所属(英): en
• 著者所属(英): Kogakuin University
• 著者所属(英): en
• 著者所属(英): Nagoya University
• 著者名: 齋藤, 郁; 小林, 良太郎; 嶋田, 創
• 著者名(英): Kaoru, Saito; Ryotaro, Kobayashi; Hajime, Shimada
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: IoTデバイスやスマートデバイスに搭載されるSystem-on-a-Chip（SoC）アーキテクチャの中で，CPUに着目すると，内包されているキャッシュメモリの消費電力割合が大きい．回路の省電力化には，最低限の電圧を供給するような電源管理がよく用いられるが，キャッシュはプロセスルールの微細化の影響で供給電圧を大幅に下げることが困難であり，電源管理による省電力化の効果が小さい．そこで本論文では，キャッシュ省電力化の実現のため，CPUの省電力化手法である動的電圧周波数制御（DVFS）における，プロセッサコアの周波数制御に着目した．DVFSは，CPUの要求性能が低い場合に，主にプロセッサコアの周波数と電圧を低下させて電力を削減する．プロセッサコアの周波数が低下している場合，CPU全体の動作に影響を与えずに，低速・低電力なキャッシュにアクセスできると考えた．提案機構では，DVFSによって変化するコアの周波数に合わせて，速度と電力が異なる2つのL0キャッシュから最適な設定を自動的に選択して使用する．これにより，CPU全体の要求性能に対して最低限の消費エネルギーを持つL0キャッシュを利用できる．評価の結果，提案機構はSPECint2006で最大23.5%，SPECfp2006で最大27.2%の消費エネルギーを削減可能という結果を得た．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: IoT devices and smart devices equip a System-on-a-Chip (SoC) architecture. An SoC architecture contains CPUs and its cache memory occupies a large part of CPU energy consumption. To reduce the power consumption of electronic circuits, power management is used. However, it is a challenge to apply power management to the cache because the SRAM cell, which is the principal component of the cache, presents some difficulty in reducing its power voltage requirements. Dynamic Voltage and Frequency Scaling (DVFS) is commonly used to reduce CPU energy consumption. In this paper, we propose a cache energy reduction mechanism focusing on the frequency control of the processor core in DVFS. When the required performance is low, DVFS decreases the processor core supply voltage and clock frequency to reduce its energy consumption. Our proposed mechanism implements switchable L0 caches, low performance (low speed and low access energy) L0, high performance (high speed and high access energy) L0, switching them or accessing in sequential order depending on DVFS activity. The proposal consumes the minimum L0 cache access energy necessary to maintain CPU performance. The evaluation result shows that the proposed mechanism reduces the cache access energy by 23.5% and 27.2% for SPECint2006 and SPECfp2006, respectively.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 59, 号 3, p. 1061-1076, 発行日 2018-03-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764