CPU/FPGA密結合アーキテクチャを用いたネットワーク機能仮想化アクセラレーション手法

• Item type: Symposium(1)
• 公開日: 2016-09-07
• タイトル: CPU/FPGA密結合アーキテクチャを用いたネットワーク機能仮想化アクセラレーション手法
• タイトル / 言語: en
• タイトル: Acceleration Method for Network Function Virtualization Using FPGA tightly coupled with CPU
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 設計事例
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 日本電気株式会社システムプラットフォーム研究所
• 著者所属: 日本電気株式会社システムプラットフォーム研究所
• 著者所属: 日本電気株式会社システムプラットフォーム研究所
• 著者所属: 日本電気株式会社システムプラットフォーム研究所
• 著者所属: 日本電気株式会社システムプラットフォーム研究所
• 著者所属: 日本電気株式会社システムプラットフォーム研究所
• 著者所属(英): en
• 著者所属(英): NEC Corporation. System Platform Research Laboratories
• 著者所属(英): en
• 著者所属(英): NEC Corporation. System Platform Research Laboratories
• 著者所属(英): en
• 著者所属(英): NEC Corporation. System Platform Research Laboratories
• 著者所属(英): en
• 著者所属(英): NEC Corporation. System Platform Research Laboratories
• 著者所属(英): en
• 著者所属(英): NEC Corporation. System Platform Research Laboratories
• 著者所属(英): en
• 著者所属(英): NEC Corporation. System Platform Research Laboratories
• 著者名: 渡邊, 義和; 柴田, 誠也; 小林, 悠記; 竹中, 崇; 細見, 岳生; 中村, 祐一
• 著者名(英): Yoshikazu, Watanabe; Seiya, Shibata; Yuki, Kobayashi; Takashi, Takenaka; Takeo, Hosomi; Yuichi, Nakamura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 専用 HW 装置で従来実現されてきたネットワーク (NW) 機能を汎用サーバで代替する NW 機能仮想化 (NFV) が通信事業者網へ導入されつつあるが，SW 処理の性能ボトルネックが懸念されている．また，CPU と FPGA が一チップに統合された密結合アーキテクチャの普及が今後予想される．そこで，本稿では CPU/FPGA 密結合アーキテクチャを用いたネットワーク仮想化アクセラレーション手法を提案する．提案手法は，FPGA 活用による性能向上を実現しつつ NFV システムの柔軟性を確保するため，CPU と FPGA の間のインタフェースに NW ソフトウェアでよく用いられる DPDK Ring queque を使用する．本稿では，提案手法を Xeon+FPGA プラットフォーム試作機上で評価した．その結果，提案手法により，FPGA によるパケット処理に必要な CPU/FPGA 間通信を高速かつ効率よく実現できること，また，処理実行 HW を CPU/FPGA 間で円滑に切り替えられることが確認できた．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Network function virtualization (NFV) is becoming a new networking architecture for telecom carriers. NFV realizes network functions with software and COTS servers instead of dedicated hardware. While the software-based approach is expected to reduce costs, it could cause performance issues. In near future, FPGA tightly coupled with CPU will get wide spread use and be part of a COTS server. In this paper, we propose an acceleration method for NFV using FPGA tightly coupled with CPU. The method uses DPDK Ring queue, which is often used by network software, as the communication interface between the FPGA and the CPU. It avoids degradation on the flexibility of NFV systems while utilizing the FPGA to accelerate the execution of network functions. We evaluated the method with a prototype of Xeon+FPGA platform. The result shows that the method and FPGA tightly coupled with CPU realize good performance and flexibility for NFV.
• 書誌情報: DAシンポジウム2016論文集; 巻 2016, 号 22, p. 116-121, 発行日 2016-09-07
• 出版者 / 言語: ja
• 出版者: 情報処理学会