| Item type |
SIG Technical Reports(1) |
| 公開日 |
2016-08-01 |
| タイトル |
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タイトル |
再構成可能なニューラルネットワークアクセラレータの提案と性能分析 |
| 言語 |
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言語 |
jpn |
| キーワード |
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主題Scheme |
Other |
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主題 |
ニューラルネット・人工知能 |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者所属 |
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電気通信大学 |
| 著者所属 |
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電気通信大学 |
| 著者所属 |
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名古屋工業大学 |
| 著者所属 |
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名古屋工業大学 |
| 著者所属 |
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電気通信大学 |
| 著者所属 |
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電気通信大学 |
| 著者名 |
大場, 百香
三輪, 忍
進藤, 智司
津邑, 公暁
八巻, 隼人
本多, 弘樹
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| 論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
既存のニューラルネットワークアクセラレータは電力効率に優れているものの,特定のニューロンモデルや学習アルゴリズムしかサポートしていないため,人工知能研究者を始めとするさまざまなニューラルネットワークの計算を高速化したいユーザのニーズを満たせていない.そこで我々は,ニューラルネットワークアクセラレータに一般的に必要とされるカスタムロジックに加え,再構成可能ロジックを搭載したニューラルネットワークアクセラレータを開発している.このアクセラレータは,ユーザが再構成可能ロジックに所望の計算アルゴリズムを実装することによって,任意のニューラルネットワーク計算を可能にする.本論文では,上記のアクセラレータのアーキテクチャを提案するとともに,開発中のサイクル・レベルのシミュレータを用いて提案アクセラレータの性能分析を行った結果を報告する. |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AN10096105 |
| 書誌情報 |
研究報告システム・アーキテクチャ(ARC)
巻 2016-ARC-221,
号 37,
p. 1-8,
発行日 2016-08-01
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| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
2188-8574 |
| Notice |
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SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
| 出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |