順序回路の時間展開に基づくクロックゲーティング制御信号抽出手法

• Item type: SIG Technical Reports(1)
• 公開日: 2015-05-07
• タイトル: 順序回路の時間展開に基づくクロックゲーティング制御信号抽出手法
• タイトル / 言語: en
• タイトル: Control Signal Extraction for Sequential Clock Gating Using Time Expansion of Sequential Circuits
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 回路設計・実装
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学大学院基幹理工学研究科電子物理システム学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科電子物理システム学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科電子物理システム学専攻
• 著者所属: 早稲田大学大学院情報生産システム研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Electronic and Photonic Systems, Waseda University
• 著者所属(英): en
• 著者所属(英): Graduate School of Electronic and Photonic Systems, Waseda University
• 著者所属(英): en
• 著者所属(英): Graduate School of Electronic and Photonic Systems, Waseda University
• 著者所属(英): en
• 著者所属(英): Graduate School of Information, Production and Systems, Waseda University
• 著者名: 後藤, 智哉; 樋口, 耕平; 柳澤, 政生; 木村, 晋二
• 著者名(英): Tomoya, Goto; Kohei, Higuchi; Masao, Yanagisawa; Shinji, Kimura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年 LSI の動的電力を削減する手法としてクロックゲ－ティングが利用されている．クロックゲーティングは商用ツールによる自動挿入が可能だが，制御信号はデザイナーが指定したそのままであり，クロックの停止条件の最適性は保証されない．また，各 1 ビットレジスタの現在の出力と新しい値が異なる場合にのみクロックを与えるという手法もあるが，1 ビット単位で XOR によるクロックゲーティング制御を行うと電力がかえって大きくなることも知られている．そこで近年，各レジスタの現在の出力と新しい値が異なるという条件を回路内部から抽出，生成しクロックゲーティング制御信号の判定に用いる手法の研究が盛んである．しかしこれまでは現在の信号のみを制御信号の候補とした手法が提案されていた．本研究では，既存手法である SAT 判定を用いたクロックゲーティング信号抽出手法を拡張し，順序回路の時間展開を行うことでより多くの制御信号候補を自動抽出する手法を提案する．これにより複数クロック過去の信号を候補として利用可能となり，順序的クロックゲーティングの自動化が実現される．提案手法を ISCAS’89 ベンチマーク回路に適用し，複数の回路で制御信号候補の増加を確認した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Recently, clock gating is utilized as a method for reducing the dynamic power of LSI. Clock gating can be automatically inserted by the synthesis tools, but there are problems such as designers must specify control signals. So more aggressive and automatable clock gating techniques have been proposed. In this study, a clock gating candidate extraction method for combinational clock gating is enhanced to the method for sequential clock gating using time expansion of sequential circuits. Using time expansion and detection by SAT, it is possible to find multiple clock past signal as a candidate. The proposed method was applied to ISCAS'89 benchmark and we got more control signal candidates.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2015-SLDM-171, 号 6, p. 1-6, 発行日 2015-05-07
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会