GCMモードの並列高速ハードウェア実装

• Item type: Journal(1)
• 公開日: 2007-07-15
• タイトル: GCMモードの並列高速ハードウェア実装
• タイトル / 言語: en
• タイトル: High-speed Parallelized Hardware Implementation of GCM
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 特集：マルチメディア，分散，協調とモバイル（DICOMO2006）
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• その他タイトル / その他のタイトル: セキュリティ
• 著者所属: 独立行政法人産業技術総合研究所
• 著者所属(英): en
• 著者所属(英): National Institute of Advanced Industrial Science and Technology
• 著者名: 佐藤, 証
• 著者名(英): Akashi, Satoh
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 認証子付き暗号モードGCM（Galois Counter Mode）を，100Gbps 以上のスループット処理することが可能な並列高速ハードウェアを提案する．GCM モードでは，暗号化処理については複数のデータブロックの並列処理が可能であるが，認証子を生成するハッシュ関数は暗号文ブロックをシーケンシャルに積和演算処理しなければならない．そこでハッシュ関数部の高速化のため，並列処理を可能とする積和演算回路を開発し，それを合成体とBDD（Binary Decision Tree）ロジックによるS-box を用いた14 段パイプラインアーキテクチャのAES 暗号回路とともにGCM 回路に実装した．4 並列処理のデザインを0.13 μm CMOS スタンダードセルライブラリで評価した結果，合成体とBDD のS-box を用いた場合にそれぞれ102Gbps（600 Kgates）と162Gbps（979 Kgates）というというきわめて高い処理能力が得られた．またスループットをゲートあたりに換算した回路効率においても，従来実装に対する優位性が示された．提案アーキテクチャのクリティカルパスは，多重並列処理による回路の規模増加には影響されないローカルブロック内にある．したがって，処理ブロック数を増やすことで，スループットをスケーラブルに増加させることが可能である．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Parallel hardware architecture for an authenticated encryption mode GCM (Galois Counter Mode) capable of a throughput higher than 100Gbps is proposed. In GCM, multiple data blocks can be processed in parallel for encryption, but a hash function performs multiply-add operation with the cipher-text blocks sequentially. In order to accelerate the hash function block, a parallel multiply-adder was designed and integrated into the GCM hardware with a 14-stage pipelined AES circuit and two kinds of S-Box, composite field and BDD (Binary Decision Tree) versions. Performance of a 4-parallel version was evaluated by using a 0.13 μm CMOS standard cell library, and very high throughputs of 102Gbps with 600Kgates and 162Gbps with 979 Kgates were obtained by the composite and BDD S-Boxes, respectively. Higher hardware efficiency (throughput/gate) in comparison with prior art was also achieved. The critical path of the design is the multiply-adder in each local processing block, and is not affected by the number of the parallel blocks. Therefore the proposed architecture has almost linear scalability in terms of throughput versus hardware size.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 48, 号 7, p. 2291-2298, 発行日 2007-07-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764