WEKO3
アイテム
マルチコアプロセッサを用いた並列論理シミュレーション手法
https://ipsj.ixsq.nii.ac.jp/records/96075
https://ipsj.ixsq.nii.ac.jp/records/96075393e8a33-d702-44aa-b6f0-02739393afd8
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM13163010.pdf (880.7 kB)
|
Copyright (c) 2013 by the Information Processing Society of Japan
|
|
| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2013-11-20 | |||||||
| タイトル | ||||||||
| タイトル | マルチコアプロセッサを用いた並列論理シミュレーション手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A Parallel Logic Simulation method based on Multi-core Processor | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 設計支援 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 高知大学大学院理学専攻情報科学分野 | ||||||||
| 著者所属 | ||||||||
| 高知大学大学院理学専攻情報科学分野 | ||||||||
| 著者所属 | ||||||||
| 高知大学大学院理学専攻情報科学分野 | ||||||||
| 著者所属 | ||||||||
| 高知大学大学院理学専攻情報科学分野 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Information Science Division, Graduate School of Science, Kochi University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Information Science Division, Graduate School of Science, Kochi University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Information Science Division, Graduate School of Science, Kochi University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Information Science Division, Graduate School of Science, Kochi University | ||||||||
| 著者名 |
とう, 文竹
× とう, 文竹
|
|||||||
| 著者名(英) |
Wenzhu, Dou
× Wenzhu, Dou
|
|||||||
| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿では、ソフトウェアの実行時間を簡易に見積もる手法を用いて、論理シミュレーションアルゴリズムに適用し、効率の良い並列アルゴリズムを提案する。論理ミュレーションアルゴリズムの中のボトルネック部分である論理演算処理部分について、マルチコアプロセッサを前提とした論理シミュレーションアルゴリズムの並列化により高速化を考える。論理回路を並列処理可能な回路へ分割する方法として、相互に通信が生じないロジックコーンを用いた。また、並列なロジックコーンの処理時間を均等にするために 「畳込み法」 を提案した。本並列アルゴリズムを組合せ回路と順序回路で評価した結果、両者とも並列化前よりソフトウェア実行時間を 30% 以上削減できる見通しを得た。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In this paper, the estimation method of software execution time is applied to the logic simulation algorithm to propose an efficient parallel algorithm. This algorithm parallelizes the logic evaluation which is a bottleneck part in the logic simulation algorithm to accelerate the speed of the processing using multi-core processors. The logic cones which have no communication with each other are used to divide the circuit for parallel processing. And, the "Logic cone folding method" is proposed using logic cones to equalize the parallel processing time. The proposed parallel algorithm was evaluated by applying to combinational circuit and sequential circuits, and a prospect that both can be reduced by 30% or more software execution time than before parallelization was obtained. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
研究報告システムLSI設計技術（SLDM） 巻 2013-SLDM-163, 号 10, p. 1-6, 発行日 2013-11-20 |
|||||||
| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
