エラー検出回復方式を用いた可変レイテンシ回路のための高速な性能見積もり手法

• Item type: SIG Technical Reports(1)
• 公開日: 2013-03-06
• タイトル: エラー検出回復方式を用いた可変レイテンシ回路のための高速な性能見積もり手法
• タイトル / 言語: en
• タイトル: Fast Performance Estimation Method for Variable Latency Circuits with Error Detection/Correction Mechanism
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 低電力化・高信頼化
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 大阪大学大学院工学研究科電気電子情報工学科専攻
• 著者所属: 東京工業大学大学院理工学研究科集積システム専攻
• 著者名: 安藤健太; 高橋篤司
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: エラー検出回復方式を用いた可変レイテンシ回路による，回路の高性能化が期待されている．高性能な可変レイテンシ回路を効率よく設計するためには，回路の性能を高速に見積もる必要があり，回路の動的遅延分布の解析が必須となる．本研究では，信号の時間的変化を最初の変化時刻と最後の変化時刻を使って遷移事象として簡易表現すること，生起確率の低い遷移事象を他の遷移事象と併合することで，より少ない計算量で回路の動的遅延分布と速度性能を見積もる手法を提案する．提案手法によるオーバーフロー判定回路の実効クロック周期の見積もりがFPGAで実測した実効クロック周期に近いことを確認した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Variable Latency Circuits with Error Detection/Correction (VLEDC) have potential to improve the circuit performance. For designing high performance circuits in VLEDC, it is needed to estimate the circuit performance rapidly. So the analysis of dynamic delay distribution of VLEDC is essential. In this paper, we proposed a method to estimate the dynamic delay distribution and the circuit performance in VLEDC rapidly. We confirm that the estimation of circuit performance by our proposed method is close to the circuit performance observed in FPGA implementation.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2013-SLDM-160, 号 16, p. 1-6, 発行日 2013-03-06
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会