@techreport{oai:ipsj.ixsq.nii.ac.jp:00090622,
 author = {安藤健太 and 高橋篤司},
 issue = {16},
 month = {Mar},
 note = {エラー検出回復方式を用いた可変レイテンシ回路による，回路の高性能化が期待されている．高性能な可変レイテンシ回路を効率よく設計するためには，回路の性能を高速に見積もる必要があり，回路の動的遅延分布の解析が必須となる．本研究では，信号の時間的変化を最初の変化時刻と最後の変化時刻を使って遷移事象として簡易表現すること，生起確率の低い遷移事象を他の遷移事象と併合することで，より少ない計算量で回路の動的遅延分布と速度性能を見積もる手法を提案する．提案手法によるオーバーフロー判定回路の実効クロック周期の見積もりがFPGAで実測した実効クロック周期に近いことを確認した．, Variable Latency Circuits with Error Detection/Correction (VLEDC) have potential to improve the circuit performance. For designing high performance circuits in VLEDC, it is needed to estimate the circuit performance rapidly. So the analysis of dynamic delay distribution of VLEDC is essential. In this paper, we proposed a method to estimate the dynamic delay distribution and the circuit performance in VLEDC rapidly. We confirm that the estimation of circuit performance by our proposed method is close to the circuit performance observed in FPGA implementation.},
 title = {エラー検出回復方式を用いた可変レイテンシ回路のための高速な性能見積もり手法},
 year = {2013}
}