WEKO3
アイテム
ネットワーク性能シミュレータの開発とバスのバッファ評価への適用
https://ipsj.ixsq.nii.ac.jp/records/86016
https://ipsj.ixsq.nii.ac.jp/records/86016ca8d822b-40d7-42b4-b370-26307112f21f
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2012 by the Information Processing Society of Japan
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オープンアクセス |
Item type | Symposium(1) | |||||||
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公開日 | 2012-10-10 | |||||||
タイトル | ||||||||
タイトル | ネットワーク性能シミュレータの開発とバスのバッファ評価への適用 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Development of the Network Performance Simulator and its Application to Buffer Evaluation of the Bus | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | 組込みネットワーク | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||||
資源タイプ | conference paper | |||||||
著者所属 | ||||||||
株式会社日立製作所横浜研究所 | ||||||||
著者所属 | ||||||||
株式会社日立製作所横浜研究所 | ||||||||
著者所属 | ||||||||
株式会社日立製作所横浜研究所 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Hitachi, Ltd., Yokohama Research Laboratory | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Hitachi, Ltd., Yokohama Research Laboratory | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Hitachi, Ltd., Yokohama Research Laboratory | ||||||||
著者名 |
桜井, 祐市
× 桜井, 祐市
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著者名(英) |
Yuichi, Sakurai
× Yuichi, Sakurai
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 組込み大型データ処理装置のハードウェアリソース見積りを目的にネットワークシミュレータを開発した.目標はプロセッサ数 100 個のシステムを実用的な時間内でシミュレーションする事である.既存のハードウェアシミュレータは,プロセッサ部の計算が数日で収束せず利用不可と判明した.そこで,解析時間短縮のためバッファ使用量の計算に特化し,また, DMA バスアクセス時間を用いプロセッサ部のパケット通過時間のみを計算する共有バス時間モデルを提案, MATLAB/Simulink を用いシミュレータを開発し,評価の結果ハードウェアシミュレータに比べ計算時間を 1/12 と短縮化を実現,大型データ処理装置への適用見通しを得た. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | In this work, a network simulator is developed to predict hardware resource of the embedded large size data processing system. The target of this work is to simulate processing system with 100 processors in practical time. It is difficult to simulate with the existing hardware simulator, because the calculation time of processors costs several days. For reducing the analysis time, the calculation of the buffer consumption is specialized, and a "shard bus timing model" is proposed for calculating only packet transit time of the processing part which used by DMA bus access time. And the simulator is developed by using MATLAB/Simulink. Compare with the existing hardware simulator, the calculation time is reduced to 1/12 with the proposed simulator. And it is confirmed that the proposed simulator can be used for simulation of large size data processing system. | |||||||
書誌情報 |
組込みシステムシンポジウム2012論文集 巻 2012, p. 127-135, 発行日 2012-10-10 |
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出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |