一般化並列カウンタを用いたマルチオペランド加算器合成問題のILPによる定式化

• Item type: SIG Technical Reports(1)
• 公開日: 2011-05-11
• タイトル: 一般化並列カウンタを用いたマルチオペランド加算器合成問題のILPによる定式化
• タイトル / 言語: en
• タイトル: ILP-based Multi-Operand Adder Synthesis on FPGAs using Generalized Parallel Counters
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 論理設計
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学IT研究機構
• 著者所属: 早稲田大学大学院情報生産システム研究科
• 著者所属: 九州大学大学院システム情報科学研究院
• 著者所属(英): en
• 著者所属(英): Information Technology Research Organization, Waseda University
• 著者所属(英): en
• 著者所属(英): Graduate School of Information, Production and Systems, Waseda University
• 著者所属(英): en
• 著者所属(英): Faculty of Information Science and Electorical Engineering, Graduate School of Kyushu University
• 著者名: 松永, 多苗子; 木村, 晋二; 松永, 裕介
• 著者名(英): Taeko, Matsunaga; Shinji, Kiura; Yusuke, Matsunaga
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: FPGA上でマルチオペランド加算を実現する場合，桁上げを伝播させずにオペランド数を圧縮する回路を一般化並列カウンタを用いて LUT 上に実現する方が，キャリーチェインを用いた加算木構成よりも，高速に実現できることが最近の研究で分かってきた．本稿では，オペランド数圧縮回路を構築する過程を，用いる GPC の種類と個数を決定する過程とそれに基づいて回路を構築する過程に分割し，前半部分を整数線形計画問題として定式化し段数および要素数の最小化を行う手法を提案する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Recent researches suggest that multi-operand adders can be efficiently realized on FPGAs by using compressor trees which reduce the number operands without any carry propagation. This paper addresses compressor tree synthesis based on Generalized Parallel Counters (GPCs). The target problem is regarded as the minimization problem of the total number of GPCs under the minimum level of GPCs, and an ILP-based algorithm is proposed.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2011-SLDM-150, 号 8, p. 1-6, 発行日 2011-05-11
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会