WEKO3
アイテム
メニーコアアーキテクチャのHW評価環境ScalableCoreシステム
https://ipsj.ixsq.nii.ac.jp/records/73045
https://ipsj.ixsq.nii.ac.jp/records/73045362562c2-9e02-46fb-8420-a44469ff2dca
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-TACS0401003.pdf (3.4 MB)
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Copyright (c) 2011 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | Trans(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2011-02-28 | |||||||
| タイトル | ||||||||
| タイトル | メニーコアアーキテクチャのHW評価環境ScalableCoreシステム | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | ScalableCore System: Hardware Environment for Many-core Architectures Evaluation | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | システム性能評価 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
| 資源タイプ | journal article | |||||||
| 著者所属 | ||||||||
| 東京工業大学大学院情報理工学研究科 | ||||||||
| 著者所属 | ||||||||
| 東京工業大学大学院情報理工学研究科 | ||||||||
| 著者所属 | ||||||||
| 東京工業大学大学院情報理工学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 東京工業大学大学院情報理工学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Engineering, Tokyo Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Engineering, Tokyo Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Engineering, Tokyo Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems, The University of Electro-Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Engineering, Tokyo Institute of Technology | ||||||||
| 著者名 |
高前田, 伸也
× 高前田, 伸也
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| 著者名(英) |
Shinya, Takamaeda
× Shinya, Takamaeda
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | メニーコアプロセッサの動作を現実的な時間でシミュレートするため，我々はハードウェアによる高速プロトタイピングシステム構築手法の ScalableCore を提案している．ScalableCore は，シミュレーションノードである ScalableCore Unit とそれらの接続インタフェースである ScalableCore Board で構成される．ハードウェアによるシミュレータでは内在する並列性の活用によりソフトウェアによるシミュレータと比較してメニーコアアーキテクチャをより高速にシミュレーションすることができる．加えて，ScalableCore システムではシミュレーションノードの増減が容易であるため，シミュレーション対象であるアーキテクチャに対する高いスケーラビリティが得られる．本稿では，ScalableCore のコンセプトを議論し，その妥当性を述べる．また，提案コンセプトをもとに構築したメニーコアアーキテクチャ M-Core のシミュレーション環境 ScalableCore システム Version 1.1 の実装を示す．本システムは多数の小容量 FPGA で構成されており，64 ノードのシミュレーションでは，M-Core のソフトウェアシミュレータ SimMc と比較して，14.2 倍の高速化を実現した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In order to practically simulate many-core processor, the authors have proposed ScalableCore that is a hardware-based simulator. ScalableCore consists of both simulation nodes and connection interfaces of them named ScalableCore Unit and ScalableCore Board, respectively. Hardware-based simulator can simulate many-core architecture faster than software-simulator by employing the inherent fine-grain parallelism. Additionally, it is easy to increase/decrease the number of simulation nodes in ScalableCore system, so that it can achieve high scalability for the target many-core architecture. In this paper, the concept of ScalableCore is described and the adequacy is discussed. And on the concept, the implemented of ScalableCore system Version 1.1 for many-core architecture M-Core is shown. This system consists of many small FPGAs. The simulation speed for 64-nodes is 14.2 times faster than the corresponding software simulator; SimMc. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11833852 | |||||||
| 書誌情報 |
情報処理学会論文誌コンピューティングシステム（ACS） 巻 4, 号 1, p. 24-42, 発行日 2011-02-28 |
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| ISSN | ||||||||
| 収録物識別子タイプ | ISSN | |||||||
| 収録物識別子 | 1882-7829 | |||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
