ハッシュ関数Whirlpoolの高スケーラブル回路アーキテクチャ

• Item type: Journal(1)
• 公開日: 2009-11-15
• タイトル: ハッシュ関数Whirlpoolの高スケーラブル回路アーキテクチャ
• タイトル / 言語: en
• タイトル: High Scalable Circuit Architectures of the Hash Function Whirlpool
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 特集：組込みシステム工学
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 東北大学大学院情報科学研究科
• 著者所属: 東北大学大学院情報科学研究科
• 著者所属: 東北大学大学院情報科学研究科
• 著者所属: 独立行政法人産業技術総合研究所情報セキュリティ研究センター
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Sciences, Tohoku University
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Sciences, Tohoku University
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Sciences, Tohoku University
• 著者所属(英): en
• 著者所属(英): National Institute of Advanced Industrial Science and Technology, Research Center for Information Security
• 著者名: 菅原, 健; 本間, 尚文; 青木, 孝文; 佐藤, 証
• 著者名(英): Takeshi, Sugawara; Naofumi, Homma; Takafumi, Aoki; Akashi, Satoh
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 512ビットハッシュ関数WhirlpoolのASIC実装向け高スケーラブル回路アーキテクチャを提案する．提案するアーキテクチャは，データパスのループ構造とワード長を選択することで，要求性能に応じた多様な性能を実現できる．本稿では，まず，Whirlpoolの回路アーキテクチャについて，データパスのループ構造およびワード長の両面より検討する．その後，回路アーキテクチャに応じた演算コンポーネントの効率的な設計法について述べる．さらに，提案アーキテクチャの具体的な実装例として，性能のトレードオフに応じた9種類のデータパスを示し，90nm CMOS標準セルライブラリにより性能評価を行う．この結果，スループット，回路面積，および回路効率の性能指標において高いスケーラビリティと，優れたピーク性能（最小の回路規模は13.6Kgates，最大スループット28.0Gbps，および最大の回路効率372.3Kbps/gate）が得られることを示すとともに，従来回路や他のハッシュアルゴリズムとの性能比較を行う．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: High scalable circuit architectures for the 512-bit hash function Whirlpool are presented. The proposed architectures enable a variety of performances in accordance with a design requirement. In this paper, the efficient circuit architectures are discussed from the view point of loop structure and word length, followed by implementation methods of each circuit components. Total nine datapaths are implemented as examples of the proposed architectures and evaluated using 90-nm CMOS standard-cell library. The results showed that the proposed architectures can acheive high scalability as well as significant peak performances in each performance indices (the smallest circuit area of 13.6Kgates, the highest throughput of 28.0 Gbps, and the highest efficiency of 372.3Kbps/gate). The performances are also compared with conventional Whirlpool circuits and SHA-256/512 circuits.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 50, 号 11, p. 2618-2632, 発行日 2009-11-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764