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並列プロセッサ DAPDNA-2 を用いたリンクディスジョイント経路計算の高速解法
https://ipsj.ixsq.nii.ac.jp/records/61252
https://ipsj.ixsq.nii.ac.jp/records/61252df6dfe1c-ec73-4243-ab78-44980c2470c6
| 名前 / ファイル | ライセンス | アクション |
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IPSJ-SLDM09138035 (766.0 kB)
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Copyright (c) 2009 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2009-01-22 | |||||||
| タイトル | ||||||||
| タイトル | 並列プロセッサ DAPDNA-2 を用いたリンクディスジョイント経路計算の高速解法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Fast Solution of Link Disjoint Path Algorithm on Parallel Reconfigurable Processor DAPDNA-2 | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 慶應義塾大学理工学部情報工学科 | ||||||||
| 著者所属 | ||||||||
| 慶應義塾大学理工学部情報工学科 | ||||||||
| 著者所属 | ||||||||
| 慶應義塾大学理工学部情報工学科 | ||||||||
| 著者所属 | ||||||||
| 慶應義塾大学理工学部情報工学科 | ||||||||
| 著者所属 | ||||||||
| 慶應義塾大学理工学部情報工学科 | ||||||||
| 著者所属 | ||||||||
| アイピーフレックス株式会社 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information and Computer Science, Faculty of Science and Technology, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information and Computer Science, Faculty of Science and Technology, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information and Computer Science, Faculty of Science and Technology, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information and Computer Science, Faculty of Science and Technology, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information and Computer Science, Faculty of Science and Technology, Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| IPFlex Inc. | ||||||||
| 著者名 |
木原, 拓
× 木原, 拓
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| 著者名(英) |
Taku, Kihara
× Taku, Kihara
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 次世代のネットワークには高い水準の信頼性が求められている．高い信頼性を実現するための技術の 1 つであるプロテクションでは、リンクディスジョイントな 2 つの経路の合計コストをできるだけ低くすることが，リソースの効率的な利用の点で重要な課題となっている．しかしながら、経路の合計コストが最も低い最適解を求めるための計算は NP 困難であり，膨大な時間がかかってしまう．そこで、本稿では並列プロセッサ DAPDNA-2 を用いて、リンクデイスジョイント経路計算における最適解を高速に算出する方法を提案する．提案方式では、全リンクパターンの中から制約条件を基にネットワーク中の全経路を抽出し、並列組合せ計算を行うことにより、最適解を高速に算出する．特性評価では、従来の最適解を求めるための高速化アプローチと比較して、提案方式が 20 倍以上高速化できることを示す． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In next generation network, a high level reliabilty is strong required. In a protection, which is the one of network survivable technology, it is important to use a link-disjoint paths pair of lowest total cost in a view of network resource efficiency. However, the link-disjoint paths pair calculation is NP Complete and it takes great investment of time. In order to solve this problem, we propose a high-speed method of link-disjoint paths pair calculation based on parallel reconfigurable processor. Our proposed method calculates and finds all paths in network from all network link patterns, and then calculates all link-disjoint paths pairs and selects optimal solution. A parallel execution and data flow execution enable our propose to high-speed calculations. A two performance evaluation results show that our proposed method improves calculation time more than 20 times compared to conventional optimal link-disjoint paths pair calculation algorithm. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
研究報告システムLSI設計技術（SLDM） 巻 2009, 号 7(2009-SLDM-138), p. 201-206, 発行日 2009-01-22 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
