WEKO3
アイテム
VLIW型命令キューを持つOROCHIの命令スケジューリング機構
https://ipsj.ixsq.nii.ac.jp/records/28815
https://ipsj.ixsq.nii.ac.jp/records/28815fb69c2fe-45f6-4f36-8460-47062a7ae768
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2007 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2007-03-01 | |||||||
タイトル | ||||||||
タイトル | VLIW型命令キューを持つOROCHIの命令スケジューリング機構 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Instruction scheduling method for OROCHI with VLIW Instruction Queue | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学 | ||||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学 | ||||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学 | ||||||||
著者所属 | ||||||||
奈良先端科学技術大学院大学 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nara Institute of Science and Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nara Institute of Science and Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nara Institute of Science and Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nara Institute of Science and Technology | ||||||||
著者名 |
片岡, 晶人
× 片岡, 晶人
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著者名(英) |
Akihito, Kataoka
× Akihito, Kataoka
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | スーパースカラプロセッサは,複雑な命令発行機構や演算器周辺回路によって命令レベル並列度を向上させているものの,消費電力の削減が問題となっている.本稿では命令をVLIW型命令キューの適切な位置に登録することにより,命令発行機構や演算器周辺回路を簡素化できる手法を提案する.提案モデルと対抗モデルのパイプラインシミュレータによるIPC測定と,対抗モデルの遅延時間の評価と,提案モデルの遅延時間の見積もりを行った結果,提案手法は既存の集中命令ウィンドウ型スーパースカラより21%性能向上できることがわかった. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | Complex issue logic and reservation station have improved the instruction level parallelism in superscaler processors, though the compicated logic increases the power consumption. In this paper, we propose method for instruction scheduling to appropriate position in VLIW instruction queue to simplify issue logic. We evaluated IPC using a pipeline simulator, and we estimated the delay time of the pipeline model written in Verilog-HDL. The result shows our method can speed up in 21 % to the super scaler processor with centralized instruction window. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10463942 | |||||||
書誌情報 |
情報処理学会研究報告ハイパフォーマンスコンピューティング(HPC) 巻 2007, 号 17(2007-HPC-109), p. 25-30, 発行日 2007-03-01 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |