WEKO3
-
RootNode
アイテム
バックトラック処理不要な組合せ回路テスト生成手法
https://ipsj.ixsq.nii.ac.jp/records/28298
https://ipsj.ixsq.nii.ac.jp/records/28298d7299c24-ef6d-495e-94e9-14570d7cd7ac
名前 / ファイル | ライセンス | アクション |
---|---|---|
![]() |
Copyright (c) 1989 by the Information Processing Society of Japan
|
|
オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
---|---|---|---|---|---|---|---|---|
公開日 | 1989-10-24 | |||||||
タイトル | ||||||||
タイトル | バックトラック処理不要な組合せ回路テスト生成手法 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | A BACKTRACKLESS TEST GENERATION METHOD FOR COMBINATIONAL CIRCUITS | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
(株)日立製作所 日立研究所 | ||||||||
著者所属 | ||||||||
(株)日立製作所 日立研究所 | ||||||||
著者所属 | ||||||||
(株)日立製作所 日立研究所 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Hitachi Research Laboratory, Hitachi, Ltd. | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Hitachi Research Laboratory, Hitachi, Ltd. | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Hitachi Research Laboratory, Hitachi, Ltd. | ||||||||
著者名 |
池田, 光二
畠山, 一実
林, 照峯
× 池田, 光二 畠山, 一実 林, 照峯
|
|||||||
著者名(英) |
Mitsuji, Ikeda
Kazumi, Hatayama
Terumine, Hayashi
× Mitsuji, Ikeda Kazumi, Hatayama Terumine, Hayashi
|
|||||||
論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 実数型のシミュレーションを利用した組合せ回路のテストパターン生成手法を提案する.実数型のシミュレーションでは論理値の代わりに0から1までの実数を用いる.この手法はバックトラックの発生を抑止することができるという特徴をもっており,複雑なバックトラック処理を排除することができる.ところで,本手法と同様の目的をもつ手法としてはChengとAgrawalによって提案された手法(C-A法)がある.しかし,この手法には,ある種の回路構造に対してはテストパターンを誘導できないという問題点がある.われわれはC-A法の問題点を対策した改良C-A法も提案した.上記の各手法に対するISCAS'85ベンチマークデータを用いた評価実験により,本手法が最も高性能であることを確認した. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | This paper presents a test generation method using 'real number simulation'. Real number simulation is an extended logic simulation which uses real numbers between 0 and 1 instead of logic values 0 and 1. This method is appropriate to generate test patterns for VLSI logic circuits, because it does not require any backtracks. This paper also gives an improvement to threshold simulation approach. Experimental results show that the real number simulation is a promising approach to the test generation of VLSI logic circuits. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 1989, 号 90(1989-SLDM-049), p. 83-87, 発行日 1989-10-24 |
|||||||
Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |