@techreport{oai:ipsj.ixsq.nii.ac.jp:00028298,
 author = {池田, 光二 and 畠山, 一実 and 林, 照峯 and Mitsuji, Ikeda and Kazumi, Hatayama and Terumine, Hayashi},
 issue = {90(1989-SLDM-049)},
 month = {Oct},
 note = {実数型のシミュレーションを利用した組合せ回路のテストパターン生成手法を提案する．実数型のシミュレーションでは論理値の代わりに0から1までの実数を用いる．この手法はバックトラックの発生を抑止することができるという特徴をもっており，複雑なバックトラック処理を排除することができる．ところで，本手法と同様の目的をもつ手法としてはChengとAgrawalによって提案された手法（C-A法）がある．しかし，この手法には，ある種の回路構造に対してはテストパターンを誘導できないという問題点がある．われわれはC-A法の問題点を対策した改良C-A法も提案した．上記の各手法に対するISCAS'85ベンチマークデータを用いた評価実験により，本手法が最も高性能であることを確認した．, This paper presents a test generation method using 'real number simulation'. Real number simulation is an extended logic simulation which uses real numbers between 0 and 1 instead of logic values 0 and 1. This method is appropriate to generate test patterns for VLSI logic circuits, because it does not require any backtracks. This paper also gives an improvement to threshold simulation approach. Experimental results show that the real number simulation is a promising approach to the test generation of VLSI logic circuits.},
 title = {バックトラック処理不要な組合せ回路テスト生成手法},
 year = {1989}
}