WEKO3
アイテム
タイミング制約を考慮した非線形計画法に基づくスタンダードセル配置手法
https://ipsj.ixsq.nii.ac.jp/records/27997
https://ipsj.ixsq.nii.ac.jp/records/2799728515bc2-3368-479a-9947-b4756d2ca8f8
名前 / ファイル | ライセンス | アクション |
---|---|---|
![]() |
Copyright (c) 1994 by the Information Processing Society of Japan
|
|
オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
---|---|---|---|---|---|---|---|---|
公開日 | 1994-02-04 | |||||||
タイトル | ||||||||
タイトル | タイミング制約を考慮した非線形計画法に基づくスタンダードセル配置手法 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Performance Driven Standard Cell Placement Based on Nonlinear Programming | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
広島大学工学部 | ||||||||
著者所属 | ||||||||
広島大学工学部 | ||||||||
著者所属 | ||||||||
広島大学工学部 | ||||||||
著者所属 | ||||||||
広島大学工学部 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering, Hiroshima University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering, Hiroshima University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering, Hiroshima University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering, Hiroshima University | ||||||||
著者名 |
楠元, 寛史
× 楠元, 寛史
|
|||||||
著者名(英) |
Hiroshi, Kusumoto
× Hiroshi, Kusumoto
|
|||||||
論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 本稿では,VLSIチップのレイアウト設計において,与えられたタイミング制約を満たすセル配置手法を提案する.パフォーマンスを考慮する上で配線遅延は無視できないが,本手法では遅延が配線長の2乗に比例する配線遅延モデルを用いる.アルゴリズムでは,まず,タイミング制約を考慮した高速な手法で初期配置を行い,次に,非線形計画法に基づく手法で配置改良をする.この配置改良手法はクリティカルパスの伝搬遅延時間の制約の下で総配線長を最小化する問題を非線形計画法で解く手法である.実用性を考えて,配置改良は制約がクリティカルな部分回路に対して反復して実行される.最後に,タイミングを考慮した列割り当て手法でセルを列状に配置する. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | In this paper, we present a new performance driven placement method for standard cell VLSIs. Our method employs an interconnection delay model, in which the delay time is proportional to the square of wire length. At first of our algorithm, initial placement is got by an efficient performance driven placement method. Next, an iterative improvement method by nonlinear programming improves the layout. The placement improvement is formulated as the problem of minimizing the total wire length subject to critical path delays. From the practical consideration, the placement improvement procedure is applied to a part of given circuit, which is critical in timing. Finally, row assignment considering timing constraint is performed. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 1994, 号 15(1993-SLDM-070), p. 25-32, 発行日 1994-02-04 |
|||||||
Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |