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アイテム
パイプライン段数を考慮したASIP設計最適化の検討
https://ipsj.ixsq.nii.ac.jp/records/27685
https://ipsj.ixsq.nii.ac.jp/records/276855060d771-f7fc-415c-b5b6-92f08269a73e
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM99092003.pdf (619.2 kB)
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Copyright (c) 1999 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1999-09-20 | |||||||
| タイトル | ||||||||
| タイトル | パイプライン段数を考慮したASIP設計最適化の検討 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A Case Study of a Design Optimization for Pipelined ASIPs in Consideration of the Number of Pipeline Stages | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 大阪大学大学院基礎工学研究科情報数理系専攻 | ||||||||
| 著者所属 | ||||||||
| 大阪大学大学院基礎工学研究科情報数理系専攻 | ||||||||
| 著者所属 | ||||||||
| 大阪大学大学院基礎工学研究科情報数理系専攻 | ||||||||
| 著者所属 | ||||||||
| 大阪大学大学院基礎工学研究科情報数理系専攻 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Informatics and Mathematical Science Graduate School of Engineering Science, Osaka University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Informatics and Mathematical Science Graduate School of Engineering Science, Osaka University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Informatics and Mathematical Science Graduate School of Engineering Science, Osaka University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Informatics and Mathematical Science Graduate School of Engineering Science, Osaka University | ||||||||
| 著者名 |
篠原, 克哉
× 篠原, 克哉
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| 著者名(英) |
Katsuya, Shinohara
× Katsuya, Shinohara
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 従来のパイプライン・プロセッサ設計最適化手法では，初期にアーキテクチャの基本となるパイプライン段数を固定し，最適化を行ってきた．本稿では，パイプライン・プロセッサ設計最適化においてパイプライン段数もパラメタとして追加し，設計探索空間を広げることによって、一層適用範囲の広いASIP設計最適化手法を検討した結果について報告する．評価実験からプロセッサのパイプライン・ステージ数，動作周波数，プロセッサが使用するハードウェア・コストと，プログラムの実行時間の間にはトレード・オフが存在することが知られた． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In conventional design optimization methods for pipelined processors, the clock frequency is fixed first and the optimization method is performed on its architecture. In this report, a processor optimization method that treats processor pipeline stages as a parameter of the design to expand design exploration space of ASIPs is proposed. The experimental results show that the trade-offs among the number of pipeline stages, clock frequency, hardware cost of the processor and the execution time for a program exists. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 1999, 号 75(1999-SLDM-092), p. 17-24, 発行日 1999-09-20 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
