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アイテム
マルチコンテキストFPGAにおける構成情報読み込み時間短縮の検討
https://ipsj.ixsq.nii.ac.jp/records/27594
https://ipsj.ixsq.nii.ac.jp/records/27594d969eb42-c605-4ea6-a48d-1fb398da9699
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2001 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2001-01-11 | |||||||
タイトル | ||||||||
タイトル | マルチコンテキストFPGAにおける構成情報読み込み時間短縮の検討 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Reducing the loading time of configuration data on multi - context FPGAs | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
慶應義塾大学理工学部情報工学科 | ||||||||
著者所属 | ||||||||
慶應義塾大学理工学部情報工学科 | ||||||||
著者所属 | ||||||||
慶應義塾大学理工学部情報工学科 | ||||||||
著者所属 | ||||||||
慶應義塾大学理工学部情報工学科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Dept. of Information and Computer Science, Keio University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Dept. of Information and Computer Science, Keio University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Dept. of Information and Computer Science, Keio University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Dept. of Information and Computer Science, Keio University | ||||||||
著者名 |
北岡, 稔朗
× 北岡, 稔朗
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著者名(英) |
T., Kitaoka
× T., Kitaoka
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | FPGA、CPLDなどのプログラム可能なデバイスの技術的発展は目覚しく、計算機システムの分野にも大きなインパクトを与えている。しかし、動的再構成可能なFPGA/CPLDは増えているものの、再構成のための構成情報を読み込むためには、多大な時間が必要になる。本論文では、マルチコンテキストFPGAのコンフィギュレーション時間を短縮するために、構成面の1つに、圧縮された構成情報を伸張する機構を設ける手法を検討する。シミュレーションの結果、圧縮率が高い構成情報の場合復号化回路が外部メモリへのバスクロックの2倍で動けばその効果があらわれることが分かった。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | FPGAs (Field Programmable Gate Arrays) have made possible new varieties of reconfigurable systems in which an algorithm is executed directly in hardware. However, although dynamically reconfigurable multi-context FPGAs have been implemented, it takes long time to load configuration data for reconfiguration. In order to reduce the time required for loading configuration data on multi-context FPGAs, we propose configuring a decode function on one context of the FPGA that restores the configuration data compressed in advance. Simulation results show that the decode circuits which operates with 2 times higher frequency compared to the bus clock to external configuration memory reduces the configuration time when the configuration data are well compressed. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 2001, 号 2(2000-SLDM-099), p. 9-15, 発行日 2001-01-11 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |