ULSIフロアプランニングにおける階層的バッファブロックプランニング手法

• Item type: SIG Technical Reports(1)
• 公開日: 2001-11-28
• タイトル: ULSIフロアプランニングにおける階層的バッファブロックプランニング手法
• タイトル / 言語: en
• タイトル: A Hierarchical Buffer Block Planning Method for ULSI Floorplanning
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 広島大学大学院工学研究科
• 著者所属: 広島大学大学院工学研究科
• 著者所属: 広島大学 ナノデバイス・システム研究センター
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Hiroshima University
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Hiroshima University
• 著者所属(英): en
• 著者所属(英): Research Center for Nanodevices and Systems, Hiroshima University
• 著者名: 大佐古, 昌和; 若林, 真一; 小出, 哲士
• 著者名(英): Masakazu, Ohsako; Shin-Ichi, Wakabayashi; Tetsushi, Koide
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では、チップ領域をグローバルビンに分割し、タイミングを考慮したバッファブロックプランニングを階層的に行う手法を提案する。提案手法ではバッファブロックプランニングを2段階で行う。まず第１段階では複数のネットに対するバッファブロックプランニング問題を最小コストフロー問題として定式化することにより概略的なバッファブロックプランニングを行なう。また提案手法では、バッファブロックプランニングを行う前に、あらかじめバッファ配置のためのデッドスペースを生成し、３端子ネットに対するバッファ位置はネットをあらかじめ２端子ネットに変換することで決定する。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this paper, we propose a hierarchical buffer block planning method, which devides the chip area into global bins, taking timing constraints into account. In this method, we execute buffer block planning in two phases. In the first phase, we formulate this problem for multiple nets as the minimum cost flow problem, and solve it globally. In the second phase, we execute detailed buffer block planning based on the result of the first phase. In the proposed method, we produce dead spaces for buffer placement before executing buffer block planning, and buffer positions of 3-pin nets are determined by transforming them into 2-pin nets.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 2001, 号 117(2001-SLDM-103), p. 51-56, 発行日 2001-11-28
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会