システムVLSIのための高位面積／遅延／消費電力見積もりに基づく低消費電力指向高位合成手法

• Item type: SIG Technical Reports(1)
• 公開日: 2002-01-23
• タイトル: システムVLSIのための高位面積／遅延／消費電力見積もりに基づく低消費電力指向高位合成手法
• タイトル / 言語: en
• タイトル: A High - Level Power Optimization Algorithm for System VLSIs Based on Area/Delay/Power Estimation
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学理工学部電子・情報通信学科
• 著者所属: 北九州市立大学国際環境工学部情報メディア工学科／早稲田大学理工学総合研究センター
• 著者所属: 早稲田大学理工学部電子・情報通信学科
• 著者所属: 早稲田大学理工学部電子・情報通信学科
• 著者所属(英): en
• 著者所属(英): Dept. of Electronics, Information and Communication Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Information and Media Sciences, The University of Kitakyushu/Advanced Research Institute for Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Electronics, Information and Communication Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Electronics, Information and Communication Engineering, Waseda University
• 著者名: 野田, 真一; 戸川, 望; 柳澤, 政生; 大附, 辰夫
• 著者名(英): Shinichi, Noda; Nozomu, Togawa; Masao, Yanagisawa; Tatsuo, Ohtsuki
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では、面積/遅延/実行時間の制約を満たしながら低消費電力なシステム VLSI を合成可能な高位合成システムを提案する。低消費電力化手法として、1）電源電圧の低減、2）低消費電力なモジュールの選択、3）Gated Clock の3つの手法を採用した。一般にこれら3つの手法の適用により消費電力は低減可能であるが、面積/遅延/実行時間は増加してしまう。提案する手法では、面積/遅延/実行時間の変化量を予測することによって、これらの各制約を満たしながら初期ハードウェアよりも消費電力を低減したハードウェアを合成することができる。さらに、計算機実験により消費電力が低減されていることを確認した。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper proposes a new high-level synthesis which can synthesize how-powered system VLSIs under the constraints of area, delay, and execution time. In the proposed system, first an initial system hardware is obtained from an abstract behavioral description. Then three power reduction techniques, 1) reducing power supply voltage, 2) selecting lower power modules, and 3) applying gated clocks, are applied to it. However these power reduction techniques may increase area, delay, and/or execution time of a synthesized hardware, while they can reduce its power dissipation. In this paper, we propose a power optimization algorithm which incorporates area/delay/power estimation, in which we can obtain a synthesized hardware meeting given area/delay/power constraints. Experimental results demonstrate effectiveness and effectiveness and efficiency of the algorithm.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 2002, 号 5(2001-SLDM-104), p. 169-176, 発行日 2002-01-23
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会