単一端子変化遅延テストに基づくデータパスのテスト容易化設計

• Item type: SIG Technical Reports(1)
• 公開日: 2004-12-02
• タイトル: 単一端子変化遅延テストに基づくデータパスのテスト容易化設計
• タイトル / 言語: en
• タイトル: Design for Testability Based on Single -Port- Change Delay Fault Testing for Data Paths
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 奈良先端科学技術大学院大学，情報科学研究科
• 著者所属: 奈良先端科学技術大学院大学，情報科学研究科
• 著者所属: 奈良先端科学技術大学院大学，情報科学研究科
• 著者所属: 奈良先端科学技術大学院大学，情報科学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science, Nara Institute of Science and Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science, Nara Institute of Science and Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science, Nara Institute of Science and Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science, Nara Institute of Science and Technology
• 著者名: 吉川, 祐樹; 大竹哲史; 井上, 美智子; 藤原, 秀雄
• 著者名(英): Yuki, Yoshikawa; Satoshi, Ohtake; Michiko, Inoue; Hideo, Fujiwara
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では，階層遅延テスト生成に基づくデータパスの非スキャンテスト容易化設計法を提案する．提案手法では，データパスの全てのテスト対象パスが単一端子変化２パタン可検査性を満たすように設計変更を行う．これによりロバストテスト，ノンロバストテスト可能なパス遅延故障のテストを保証する．単一端子変化の２パタンは，組合せ部分回路に対して，１端子のみ２パタン目の値が変化するテストパタンである．単一端子変化の２パタンは，任意の２パタンに比べて，レジスタ転送レベルにおける制御経路の生成を容易にすることができる．その結果，提案手法は，階層２パタン可検査性を保証するテスト容易化設計法より小さい面積オーバヘッドを達成できる．更に，提案手法では，順序冗長なパスの一部をテスト不要なパスとし，テスト及びテスト容易化設計から除外することで，過剰テストの緩和，面積オーバヘッドの削減を行う．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper presents a non-scan design-for-testability(DFT) method based on single-port-change(SPC) delay fault testing for register-transfer level data paths. SPC two-pattern testability guarantees detection of robust and non-robust testable path delay faults. SPC two-pattern tests for combinational logic block can be generated by using a combinational test generation algorithm with constraints. Comparing to arbitrary two-pattern tests, it is easier to generate control paths for SPC two-pattern tests. As a result, proposed method can reduce hardware overhead compared to the previos DFT method for hirarchical two-pattern testability. Furthermore, in order to relax overtesting, we propose a method to find subset of sequentially redundant paths.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 情報処理学会研究報告システムLSI設計技術（SLDM）; 巻 2004, 号 122(2004-SLDM-117), p. 143-148, 発行日 2004-12-02
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会