WEKO3
アイテム
4 8-Way VLIWプロセッサ内蔵シングルチップマルチプロセッサ
https://ipsj.ixsq.nii.ac.jp/records/27146
https://ipsj.ixsq.nii.ac.jp/records/2714661e5c1f9-a529-43e7-90f8-3702d2e2bcf0
| 名前 / ファイル | ライセンス | アクション |
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IPSJ-SLDM05121024.pdf (610.5 kB)
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Copyright (c) 2005 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2005-10-21 | |||||||
| タイトル | ||||||||
| タイトル | 4 8-Way VLIWプロセッサ内蔵シングルチップマルチプロセッサ | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Single-Chip Multi-Processor Integrating Quadruple 8-Way VLIW Processors | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 富士通研究所 | ||||||||
| 著者所属 | ||||||||
| 富士通研究所 | ||||||||
| 著者所属 | ||||||||
| 富士通研究所 | ||||||||
| 著者所属 | ||||||||
| 富士通研究所 | ||||||||
| 著者所属 | ||||||||
| 富士通研究所 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者名 |
田中, 篤志
× 田中, 篤志
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| 著者名(英) |
Atsushi, TANAKA
× Atsushi, TANAKA
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 我々は，デジタルハイビジョンTV画像の復号化処理が可能な組込み用プロセッサを低消費電力・低価格で実現させるために，8並列同時実行可能なVLIWプロセッサコアを4つ内蔵した1チップマルチコアプロセッサFRlOOOを開発した．本プロセッサは，プロセッサコア533MHz，メモリインタフェースは266MHz，システムバスは178MEzで動作する．四つのコアを用いた処理では，MPEG2MP＠HLの復号化をソフトウェアだけで実現することに成功した.本プロセッサのMPEG2MP＠HL復号化時の消費電力は3Wである. | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | To realize the low power consumption and low-cost equipment needed to encode high-definition broadcasts, we have developed a FR1000 single-chip multicore processor that integrates four 8-way VLIW FR-V processor cores. This new multicore processor cores operate at 533 MHz, the memory interfaces at 266 MHz, and the system bus at 178 MHz. By using four processor cores, MPEG2 MP@HL video streams can be decoded using just software. This processor needs three watts to decode MPEG2 MP@HL video streams. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 2005, 号 102(2005-SLDM-121), p. 143-147, 発行日 2005-10-21 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
