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アイテム
製造後にタイミング補正可能なオンチップバスアーキテクチャ
https://ipsj.ixsq.nii.ac.jp/records/26877
https://ipsj.ixsq.nii.ac.jp/records/26877c7bf99fc-32a6-4156-b2eb-5776a6f1dfb5
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2007 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2007-11-20 | |||||||
タイトル | ||||||||
タイトル | 製造後にタイミング補正可能なオンチップバスアーキテクチャ | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | An On-Chip Bus Architecture for Post-Fabrication Timing Calibration | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
九州大学大学院システム情報科学府 | ||||||||
著者所属 | ||||||||
九州大学システム LSI 研究センター | ||||||||
著者所属 | ||||||||
九州大学システム LSI 研究センター | ||||||||
著者所属 | ||||||||
九州大学大学院システム情報科学研究院 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Electrical Engineering, Kyushu University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
System LSI Research Center, Kyushu University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
System LSI Research Center, Kyushu University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Graduate School of Information Science and Electrical Engineering, Kyushu University | ||||||||
著者名 |
山口, 聖貴
× 山口, 聖貴
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著者名(英) |
Masaki, YAMAGUCHI
× Masaki, YAMAGUCHI
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | トランジスタの微細化が進むにつれて,配線に起因する遅延時間の影響が増大している.特にバス配線では複数の配線が長距離並走するため,配線間容量が大きく結果的に遅延時間が増大してしまう.また微細化が進むにつれて,製造時に生じるばらつきに起因する回路性能のばらつきが顕著になってきている.回路性能のばらつきによって,仕様どおりに動作しない回路が増加する.本稿では,バス遅延の増大や性能ばらつき等に対処すべく,製造後にタイミング補正可能なオンチップバスアーキテクチャについて述べる. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | As the transistor size shrinks, the horizontal coupling capacitance between adjacent wires becomes dominant for wire load. Especially for an on-chip bus, since each line of a bus runs in parallel for a long distance, inter-wire coupling capacitance is larger than other interconnects. An interconnect delay increase caused by inter-wire coupling capacitance increase. Also, as the transistor size shrinks, process variations increase. With process variations, delay variations cause the yield loss. In this paper, we propose an on-chip bus architecture for post-fabrication timing calibration. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11451459 | |||||||
書誌情報 |
情報処理学会研究報告システムLSI設計技術(SLDM) 巻 2007, 号 114(2007-SLDM-132), p. 55-60, 発行日 2007-11-20 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |