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アイテム
組込みシステム向けハードワイヤードTCP/ＩＰオフロード・エンジンの小型化実装・高性能化手法
https://ipsj.ixsq.nii.ac.jp/records/26809
https://ipsj.ixsq.nii.ac.jp/records/26809aeeee33a-6fc8-4c09-816b-f242cc132e78
| 名前 / ファイル | ライセンス | アクション |
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IPSJ-SLDM08134011.pdf (567.4 kB)
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Copyright (c) 2008 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2008-03-27 | |||||||
| タイトル | ||||||||
| タイトル | 組込みシステム向けハードワイヤードTCP/ＩＰオフロード・エンジンの小型化実装・高性能化手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Design Technique of Low-Size and High-Performance Hardwired TCP/IP Offload Engine for Embedded Systems | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 福岡大学工学部電子情報工学科 | ||||||||
| 著者所属 | ||||||||
| 福岡大学工学部電子情報工学科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Electronics Engineering and Computer Science, Fukuoka University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Electronics Engineering and Computer Science, Fukuoka University | ||||||||
| 著者名 |
橋本, 浩二
× 橋本, 浩二
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| 著者名(英) |
Koji, Hashimoto
× Koji, Hashimoto
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 情報家電．組込みシステムの一部にはIPスループット向上を目的として，ハードワイヤードTCP/IPオフロード・エンジン（TOE）が実装されているが，その「最大ピークTCP/IP通信スループット／消費電力」をより高めることが求められている．そこで我々は通信アプリケーション特性に着目し，小さい回路コストで前述の課題に対応可能な高性能・低レイテンシTDEを開発すべく回路・ソフトウェアの構成について検討を行っている．本発表では我々が提案するTCP/IP受信回路の構成および開発状況を報告し，あわせて受信パケットに基づき筒素的に処理内容を推測し，DMA実行する手法についても概説する． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | A hard-wired TCP/IP offload engine (TOE) is implemented in several kind of information appliances and embedded systems in order to accelerate the IP-based communication throughputs. In recent years, TCP/IP throughput peak value is becoming an important factor for the systems but they are required strongly to keep low power consumption. Therefore we are developing a new TOE structure with high-performance, low-latency and small area that utilizes behaviors of the communication layer software applications. This paper describes structure of the packet reception block of TOE and our experimental implementation report. We also propose new efficient methods by speculating process details of the incoming packet simply and then try to execute DMA transaction beforehand. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 2008, 号 32(2008-SLDM-134), p. 61-66, 発行日 2008-03-27 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
