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アイテム
PNスーパスカラプロセッサ用コンパイラの構築
https://ipsj.ixsq.nii.ac.jp/records/24458
https://ipsj.ixsq.nii.ac.jp/records/244587a50dc2a-8461-4413-95ca-678793e8ffc3
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC91092001.pdf (997.2 kB)
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Copyright (c) 1992 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1992-01-23 | |||||||
| タイトル | ||||||||
| タイトル | PNスーパスカラプロセッサ用コンパイラの構築 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A Compiler for the PN Superscalar Processor | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 名古屋工業大学 | ||||||||
| 著者所属 | ||||||||
| 名古屋工業大学 | ||||||||
| 著者所属 | ||||||||
| 名古屋工業大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nagoya Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nagoya Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Nagoya Institute of Technology | ||||||||
| 著者名 |
鈴木, 知美
× 鈴木, 知美
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| 著者名(英) |
Tomomi, Suzuki
× Tomomi, Suzuki
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | PNスーパスカラプロセッサは機能分割されたユニットで構成されており、各ユニットが適切に同期をとることにより細粒度並列処理を可能としている．機械語命令は、ユニット間の同期用にタグ付けされており、実行前に各ユニットに格納される．このように静的にスケジュールするため、抽出する細粒度並列性はコンパイラに大きく左右される。本稿では作成中のPNプロセッサ用コンパイラの全体構成を示すとともに、PNプロセッサ特有の性質を利用したコード生成手法について述べる．構文木からはデータフローコードという中間コードを生成する．各ユニットへの命令割り振りにはリストスケジューリングを用いた。基本ブロック間の並列性を抽出し先行関係を適切に保証することにより、基本ブロック間のオーバラップ実行を可能としている。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | The PN superscalar processor consists of function-partitioned units. Fine-grained parallel execution is realized by the high speed static synchronization mechanism. Instruction streams which contain tags for synchronization are assigned to the function units by the PN compiler. It mainly depends on the compiler for a statically scheduled superscalar processor like the PN processor to draw fine-grained parallelism efficiently from programs. This paper describes the basic structure of the PN processor and presents the method of code generation taking advantage of the characteristics of the PN processor. The PN compiler generates the intermediate code named dataflow code. List scheduling techniques are used for allocating instructions to each function units. This compiler makes it possible to overlap the execution of instructions belonging to different basic blocks by securing proper data dependence across basic blocks. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 1992, 号 8(1991-ARC-092), p. 1-6, 発行日 1992-01-23 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
