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超並列テラフロップスマシンTS/1の構想
https://ipsj.ixsq.nii.ac.jp/records/24305
https://ipsj.ixsq.nii.ac.jp/records/243052c566c71-adb1-4859-8c91-6bda90f09e41
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC93101006.pdf (1.6 MB)
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Copyright (c) 1993 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1993-08-19 | |||||||
| タイトル | ||||||||
| タイトル | 超並列テラフロップスマシンTS/1の構想 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Basic Features of a Massively Parallel Teraflops Machine TS/1 | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| （株）東芝研究開発センター | ||||||||
| 著者所属 | ||||||||
| （株）東芝研究開発センター | ||||||||
| 著者所属 | ||||||||
| （株）東芝研究開発センター | ||||||||
| 著者所属 | ||||||||
| （株）東芝研究開発センター | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| TOSHIBA Research and Development Center | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| TOSHIBA Research and Development Center | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| TOSHIBA Research and Development Center | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| TOSHIBA Research and Development Center | ||||||||
| 著者名 |
田邊, 昇
× 田邊, 昇
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| 著者名(英) |
Noboru, Tanabe
× Noboru, Tanabe
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 1993年4月よりRWC (al World Computi) プロジェクトの一環としてRWC東芝超並列研究室はピーク性能20TFLOPSを実現可能な超並列計算機TS/1の開発を開始した。本稿ではTS/1のアーキテクチャの全体像について概要を報告する。TS/1は三次元実装によって接続される最大構成時65，536台のR4000タイプのマイクロプロセッサとTSC1コプロセッサと64MB同期DRAMにより構成されるノードからなる。TSC1は （） ピーク速度250MFLOPSのマルチスレッデッドベクトルプロセッサ、（） 遠隔のFIFO型ベクトルレジスタ間のチェイニング機構 （プロセッサ間チェイニング機構）、（） 1GB/s/nodeのメモリバンド幅を実現する同期型DRAMのためのブロック化メモリアクセス機構、（） 仮想記憶をサポートした分散共有メモリアクセス機構、（） 3GB/s/nodeの結合網バンド幅を実現する三次元トーラス用フォールトトレラントなwormhole型ルータを内蔵する。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | The massively parallel Teraflops machine TS/1 is going to be developed by Toshiba under the project of Real World Computing (RWC) Project. TS/1 will have up to 65,536 nodes consisted by R4000 type microprocessor, TSC1 co-processor and 64MB Synchronus DRAM. Each nodes are connected to 3D torus by using 3D packaging technologies. TSC1 includes (1) 250MFLOPS multi-threaded vector processors, (2) mechanisms for chaining between remote FIFO vector registers (interprocessor chaining), (3) mechanism for new generation high band width synchronus DRAMs which realize 1GB/s/node memory bandwidth, (4) mechanisms for distributed shared virtual memory and (5) 3D torus fault tolerant wormhole router which realizes 3GB/s/node network bandwidth. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 1993, 号 71(1993-ARC-101), p. 41-48, 発行日 1993-08-19 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
