WEKO3
アイテム
スーパースカラパイプラインによるブロック並列実行方式
https://ipsj.ixsq.nii.ac.jp/records/24220
https://ipsj.ixsq.nii.ac.jp/records/24220d5e41095-89c0-4bb3-ab94-4724631572d9
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC94106001.pdf (1.3 MB)
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Copyright (c) 1994 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1994-06-13 | |||||||
| タイトル | ||||||||
| タイトル | スーパースカラパイプラインによるブロック並列実行方式 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A Method of Block Parallel Execution with Superscalar Pipelines | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 名古屋工業大学電気情報工学科 | ||||||||
| 著者所属 | ||||||||
| 名古屋工業大学電気情報工学科 | ||||||||
| 著者所属 | ||||||||
| 名古屋工業大学電気情報工学科 | ||||||||
| 著者所属 | ||||||||
| 名古屋工業大学電気情報工学科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Electrical and Computer Engineering Nagoya Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Electrical and Computer Engineering Nagoya Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Electrical and Computer Engineering Nagoya Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Electrical and Computer Engineering Nagoya Institute of Technology | ||||||||
| 著者名 |
朝生良教
× 朝生良教
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| 著者名(英) |
Yoshinori, Asoh
× Yoshinori, Asoh
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 現在シングルプロセッサにおいて、パイプラインによる命令内の基本処理の並列実行、スーパースカラパイプラインによる複数命令の並列実行が実現されている。我々はより高い並列性の追求のためシングルプロセッサにおいて、複数スーパースカラパイプラインによる基本ブロックの並列実行の研究に取り組んでいる。本報告ではこのブロック並列実行方式を提案する。この方式はアーキテクチャ上の支援によって当該実行ブロックとその分岐し得るブロックを並列に実行するもので、我々は既存のアーキテクチャにおける投機的実行を上回る性能を得ることを目標としている。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper describes a parallel execution method of basic blocks of instructions. Instruction code sequence is not necessarily scheduled statically prior to execution by the optimizing phase of compilers. Our processor has more than one superscalar pipelines. Using them, some instruction streams either in a basic block or its subsequent blocks are executed in parallel in specultive manner. Shadow buffers are provided to avoid undesirable side effcts. Improved performance of parallel execution is expected using the method described here. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 1994, 号 50(1994-ARC-106), p. 1-8, 発行日 1994-06-13 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
