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アイテム
マルチポートメモリ結合を用いる並列プロセッサMC1の試作例 -ハイパーキューブ型とde Bruijn型-
https://ipsj.ixsq.nii.ac.jp/records/24196
https://ipsj.ixsq.nii.ac.jp/records/24196e55e7709-116f-4a6a-afa0-b036f2881c72
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1994 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1994-07-21 | |||||||
タイトル | ||||||||
タイトル | マルチポートメモリ結合を用いる並列プロセッサMC1の試作例 -ハイパーキューブ型とde Bruijn型- | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Examples of multi - port memory connected parallel processor MC1 -Hypercube type and de Bruijn type- | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
広島大学工学部 | ||||||||
著者所属 | ||||||||
広島大学工学部 | ||||||||
著者所属 | ||||||||
広島大学工学部 | ||||||||
著者所属 | ||||||||
広島大学工学部 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering, Hiroshima University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering, Hiroshima University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering, Hiroshima University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Faculty of Engineering, Hiroshima University | ||||||||
著者名 |
酒居, 敬一
× 酒居, 敬一
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著者名(英) |
Keiichi, Sakai
× Keiichi, Sakai
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 本稿では、当研究室で製作された並列プロセッサMC1の試作例について述べる。並列プロセッサMC1の基本ボードはプロセッサ間通信のためにマルチポート共有メモリを使用しており、プロセッサエレメントはこのマルチポート共有メモリを介して合計4つのプロセッサに結合できる。一つめの試作例としてハイパーキューブ型プロセッサを紹介し、もう一つの試作例としてde Bruijn型を紹介する。それぞれのプロセッサエレメントはグラフの辺に配置され、結合用のマルチポート共有メモリはグラフの頂点に配置される。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | In this paper, we describe two examples of parallel processor MC1 made in our labolatory. Parallel processor MC1 is using multi-port memory connection for inter-processor communication, total four processor elements can be connected via multi-port memory. An example of Hypercube type parallel processor realize three or four dimensional Hypercube graph. The other is de Bruijn type parallel processor that realizes an arbitrary dimensional de Bruijn graph. A processor element is mapped onto an edge, a multi-port memory used for inter-processor connection mapped onto a vertex. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10096105 | |||||||
書誌情報 |
情報処理学会研究報告計算機アーキテクチャ(ARC) 巻 1994, 号 66(1994-ARC-107), p. 41-48, 発行日 1994-07-21 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |