WEKO3
アイテム
自己タイミング型パイプラインシステムのオンチップ・マクロシミュレーション手法
https://ipsj.ixsq.nii.ac.jp/records/23088
https://ipsj.ixsq.nii.ac.jp/records/2308888e9b709-84a0-4f72-8f94-7e65c1d75390
| 名前 / ファイル | ライセンス | アクション |
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IPSJ-ARC06169025.pdf (556.9 kB)
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Copyright (c) 2006 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2006-07-31 | |||||||
| タイトル | ||||||||
| タイトル | 自己タイミング型パイプラインシステムのオンチップ・マクロシミュレーション手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | An On-Chip Macro-Simulation Mechanism of Self-Timed Pipelined Systems | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 高知工科大学 | ||||||||
| 著者所属 | ||||||||
| 九州大学 | ||||||||
| 著者所属 | ||||||||
| 高知工科大学 | ||||||||
| 著者所属 | ||||||||
| 高知工科大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kochi University of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kyushu University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kochi University of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kochi University of Technology | ||||||||
| 著者名 |
三宮秀次
× 三宮秀次
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| 著者名(英) |
Shuji, SANNOMIYA
× Shuji, SANNOMIYA
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 回路集積技術の進展がもたらす大規模な計算資源を活用すれば，アプリケーションに特化して問題の並列性を最大限に活用するＳＯＣ構成が可能になると考えられる．ところが，初期の設計段階からのアーキテクチャの最適化に不可欠な性能評価において，ソフトウェアによるオフラインのシミュレーションは多大な１１川を必典とし，また，既ｲﾉiのハードウェア枇成を川いたエミュレーションでは柔軟な評価が困難であった．本稿では，新規アーキテクチャをチップ上で直接模擬して迅速なプロトタイプを実現できる，オンチップ・シミュレーション手法を提案し，自己タイミング型パイプラインによる回路構成法を提案する | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | With the future ULSI technology, application specific SoC architecture with dedicated processor cores and hardware modules exploiting the parallelism inherent in the applications will be more promising. The architectural optimization of them requires more precise performance estimation even in the early design phase. However, software-based offline simulation does not achieve fast evaluation while hardware-based emulation is defective in flexibility. In this report, an on-chip simulation mechanism which realizes rapid prototyping by directly simulating target architecture on the LSI chip is proposed, and its circuit module structure is presented by using self-timed pipeline. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 2006, 号 88(2006-ARC-169), p. 145-150, 発行日 2006-07-31 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
