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動的タイミング・エラー検出のための「書き込み保証バッファ」の評価
https://ipsj.ixsq.nii.ac.jp/records/22969
https://ipsj.ixsq.nii.ac.jp/records/229691ad197c9-74cc-44cf-a07a-53c228c5af17
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC07173013.pdf (611.8 kB)
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Copyright (c) 2007 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2007-06-01 | |||||||
| タイトル | ||||||||
| タイトル | 動的タイミング・エラー検出のための「書き込み保証バッファ」の評価 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Evaluation of “Write Assurance Buffer” for Dynamic Timing-error Detection | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 科学技術振興機構 | ||||||||
| 著者所属 | ||||||||
| 東京大学大学院情報理工学系研究科 | ||||||||
| 著者所属 | ||||||||
| 東京大学大学院情報理工学系研究科 | ||||||||
| 著者所属 | ||||||||
| 東京大学大学院情報理工学系研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Japan Science and Technology Agency | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Grad. School of Info. Science and Technology, The University of Tokyo | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Grad. School of Info. Science and Technology, The University of Tokyo | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Grad. School of Info. Science and Technology, The University of Tokyo | ||||||||
| 著者名 |
入江, 英嗣
× 入江, 英嗣
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| 著者名(英) |
Hidetsugu, IRIE
× Hidetsugu, IRIE
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 近年では、製造ばらつきや動作時の温度のばらつきのため、悲観的なマージンに基づく設計、製造手法は困難になりつつある。そのため、動的なタイミング・エラー対策技術がいくつか提案されている。本稿では、我々の提案した“書き込み保証バッファ(WAB)”について回路評価を行い、そのタイミング・エラー耐性を議論する。次世代のデバイスと高クロックアーキテクチャを想定してレジスタ・ファイルのモデルを決定し、HSPICE による評価を行った。評価結果から、WAB はレジスタ・ファイルに較べて 500MHz から １GHz 高い動作周波数を持つことが分かった。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Recently, conventional worst-case logic design is getting unrealistic because of variations in the manufacturing and operational environments. Some techniques to detect run-time timing error have been proposed to attack these problems. In this paper, we perform a circuit-level evaluation of “Write Assurance Buffer(WAB)” which we previously proposed. Assuming next-generation device technology and high speed architecture, the model of the register file was determined and evaluated. HSPICE simulation showed that WABcan operate at 500MHZ-lGHz higher frequency than the register file. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 2007, 号 55(2007-ARC-173), p. 73-78, 発行日 2007-06-01 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
