WEKO3
アイテム
FPGAの動的部分再構成を用いたマルチ暗号モジュールの回路規模と消費電力の削減
https://ipsj.ixsq.nii.ac.jp/records/18162
https://ipsj.ixsq.nii.ac.jp/records/181621960e3f6-61ac-41e8-bff7-1c2f9869498f
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-TACS0102007.pdf (658.0 kB)
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Copyright (c) 2008 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | Trans(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2008-08-21 | |||||||
| タイトル | ||||||||
| タイトル | FPGAの動的部分再構成を用いたマルチ暗号モジュールの回路規模と消費電力の削減 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Area and Power Reduction with Dynamic Partial Reconfiguration of Multi-Algorithm Cryptographic Modules | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | リコンフィギュアラブルシステム | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
| 資源タイプ | journal article | |||||||
| 著者所属 | ||||||||
| 独立行政法人産業技術総合研究所 | ||||||||
| 著者所属 | ||||||||
| 独立行政法人産業技術総合研究所 | ||||||||
| 著者所属 | ||||||||
| 独立行政法人産業技術総合研究所 | ||||||||
| 著者所属 | ||||||||
| 独立行政法人産業技術総合研究所 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| National Institute of Advanced Industrial Science and Technology (AIST) | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| National Institute of Advanced Industrial Science and Technology (AIST) | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| National Institute of Advanced Industrial Science and Technology (AIST) | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| National Institute of Advanced Industrial Science and Technology (AIST) | ||||||||
| 著者名 |
堀, 洋平
× 堀, 洋平
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| 著者名(英) |
Yohei, Hori
× Yohei, Hori
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | FPGAの動的部分再構成を利用し，複数のモジュールを切り替える実装による，回路面積と消費電力の削減効果を評価した．FPGAには，回路の一部を動作中に再構成可能なものがあり，様々な機能を環境や用途に合わせて柔軟に変更するとともに，回路規模や消費電力を削減することができると期待されている．今回，5つの標準的な暗号モジュール（AES，Camellia，SEED，TDEA，MISTY1）を用い，これらを同時に実装した場合と，1つずつ切り替えて再構成した場合のリソース使用量と消費電力を評価した．その結果，FPGAの部分再構成を利用することで，回路規模は約65%削減され，実行時消費電力は最大で約40%，待機電力は最大で53%以上低減させることができた． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | We evaluated the effectiveness of dynamic partial reconfiguration in reducing area and power consumption of an FPGA-based circuit. We implemented 5 cryptographic modules (AES, Camellia, SEED, TDEA, and MISTY1) on the partially reconfigurable and non-reconfigurable circuits. Using dynamic partial reconfiguration, the area of the circuit is reduced by about 65% and the power consumption during operation and standby are reduced by at most 40% and 53%, respectively. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11833852 | |||||||
| 書誌情報 |
情報処理学会論文誌コンピューティングシステム（ACS） 巻 1, 号 2, p. 47-58, 発行日 2008-08-21 |
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| ISSN | ||||||||
| 収録物識別子タイプ | ISSN | |||||||
| 収録物識別子 | 1882-7829 | |||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
