低電圧動作に適したマルチプレクサツリー構成法

• Item type: Symposium(1)
• 公開日: 2016-09-07
• タイトル: 低電圧動作に適したマルチプレクサツリー構成法
• タイトル / 言語: en
• タイトル: Designing of Multiplexer-Tree Appropriate for Low Supply Voltage
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 省エネルギー
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 京都大学大学院情報学研究科
• 著者所属: 京都大学大学院情報学研究科
• 著者所属: 京都大学大学院情報学研究科
• 著者名: 長岡, 悠太; 石原, 亨; 小野寺, 秀俊
• 著者名(英): Yuta, Nagaoka; Tohru, Ishihara; Hidetoshi, Onodera
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: マルチプレクサツリーは FPGA を始めとする様々なディジタル回路に搭載されている．今日のマルチプレクサツリーを実装するアーキテクチャとして一般的である NMOS パストランジスタは，電源電圧の低下に対して顕著な性能悪化を示す欠点がある．本稿では，低電圧領域でも高速に動作するマルチプレクサの新たなアーキテクチャとしてトランスファゲートとトライステートインバータを組み合わせた構造を議論する．エルモア遅延モデルに基づくと，パストランジスタやトランスファゲートを用いたマルチプレクサは遅延時間が段数に対して 2 次的に拡大する一方，トライステートインバータを用いたマルチプレクサの遅延時間は 1 次的に遅延が拡大する．これらの事実に基づき，2 つのアーキテクチャを組み合わせることで単一構成のアーキテクチャよりも遅延時間を削減可能であることを解析的に示す．トランジスタレベルの回路シミュレーションの結果，提案アーキテクチャはトランスファゲートのみを用いた構成と比較して 18.5%，トライステートインバータのみを用いた構成と比較して 5.7%の遅延時間を削減した．また電力消費はトランスファゲートのみの構成と比較して高々 7.8%大きく，トライステートインバータのみの構成より 15.5%小さいことを確認した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Multiplexer tree (MUX) is widely used in various digital circuits such as FPGA. Therefore there are strong demands for MUX trees which operate at low supply voltage. Widely used NMOS pass-transistor (PT) -based MUX tree has a disadvantage that indicates significant performance deterioration to a decline of a supply voltage. In this paper, we discuss an architecture for MUX tree which mixed a tristate inverter (TRI) with transfer gate (TG) that operates faster than single configurated architecture at low supply voltage. According to Elmore delay model, a delay time of PT-based MUX or TG-based one increases quadratically along with the increase of a logic depth while that of TRI-based MUX increases linearly. Using these facts, we analytically show that mixed-architecture can achieve a less delay time than both of TG-based and TRI-based one. The simulation result shows delay time reduction in 18.5% than TG-based multiplexer tree and 5.7% than TRI-based by using the proposed architecture. The result also shows the proposed architecture increases power consumption by 7.8% than TG-based and reduces by 15.5% than TRI-based.
• 書誌情報: DAシンポジウム2016論文集; 巻 2016, 号 18, p. 97-102, 発行日 2016-09-07
• 出版者 / 言語: ja
• 出版者: 情報処理学会