WEKO3
アイテム
LC-1 ラッチ変換による論理回路の遅延最適化(C. アーキテクチャ・ハードウェア)
https://ipsj.ixsq.nii.ac.jp/records/152719
https://ipsj.ixsq.nii.ac.jp/records/152719c266224c-0ac7-4b71-9781-95b040ae1496
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
KJ00006452486.pdf (238.2 kB)
|
Copyright (c) 2002 by IEICE,IPSJ
|
| Item type | FIT(1) | |||||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 公開日 | 2002-09-13 | |||||||||||||||
| タイトル | ||||||||||||||||
| タイトル | LC-1 ラッチ変換による論理回路の遅延最適化(C. アーキテクチャ・ハードウェア) | |||||||||||||||
| タイトル | ||||||||||||||||
| 言語 | en | |||||||||||||||
| タイトル | LC-1 Timing Optimization by Latch Conversion | |||||||||||||||
| 言語 | ||||||||||||||||
| 言語 | jpn | |||||||||||||||
| 資源タイプ | ||||||||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||||||||||||
| 資源タイプ | conference paper | |||||||||||||||
| 著者所属(英) | ||||||||||||||||
| en | ||||||||||||||||
| NEC Corp. | ||||||||||||||||
| 著者所属(英) | ||||||||||||||||
| en | ||||||||||||||||
| NEC Corp. | ||||||||||||||||
| 著者所属(英) | ||||||||||||||||
| en | ||||||||||||||||
| NEC Corp. | ||||||||||||||||
| 著者所属(英) | ||||||||||||||||
| en | ||||||||||||||||
| NEC Corp. | ||||||||||||||||
| 著者所属(英) | ||||||||||||||||
| en | ||||||||||||||||
| NEC Corp. | ||||||||||||||||
| 著者名 |
吉川, 浩
× 吉川, 浩
× 金丸, 恵祐
× 萩原, 靖彦
× 乾, 重人
× 中村, 祐一
|
|||||||||||||||
| 著者名(英) |
Yoshikawa, Ko
× Yoshikawa, Ko
× Kanamaru, Keisuke
× Hagihara, Yasuhiko
× Inui, Shigeto
× Nakamura, Yuichi
|
|||||||||||||||
| 書誌レコードID | ||||||||||||||||
| 収録物識別子タイプ | NCID | |||||||||||||||
| 収録物識別子 | AA11740456 | |||||||||||||||
| 書誌情報 |
情報技術レターズ 巻 1, p. 43-44, 発行日 2002-09-13 |
|||||||||||||||
| 出版者 | ||||||||||||||||
| 言語 | ja | |||||||||||||||
| 出版者 | 情報処理学会 | |||||||||||||||
