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非同期式プロセッサTITAC-2の性能評価
https://ipsj.ixsq.nii.ac.jp/records/130938
https://ipsj.ixsq.nii.ac.jp/records/130938481dfa93-a7dc-412c-a47b-d49bd438ac0b
| 名前 / ファイル | ライセンス | アクション |
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KJ00001344681.pdf (263.5 kB)
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| Item type | National Convention(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 1997-03-12 | |||||
| タイトル | ||||||
| タイトル | 非同期式プロセッサTITAC-2の性能評価 | |||||
| タイトル | ||||||
| 言語 | en | |||||
| タイトル | Evaluation of Asynchronous Processor TITAC-2 | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者所属 | ||||||
| 東京工業大学 情報理工学研究科 | ||||||
| 著者所属 | ||||||
| 東京工業大学 情報理工学研究科 | ||||||
| 著者所属 | ||||||
| 東京工業大学 情報理工学研究科 | ||||||
| 著者所属 | ||||||
| 東京工業大学 情報理工学研究科 | ||||||
| 著者所属 | ||||||
| 東京大学先端科学技術研究センター | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Tokyo Institute of Technology, Graduate School of Information Science and Engineering | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Tokyo Institute of Technology, Graduate School of Information Science and Engineering | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Tokyo Institute of Technology, Graduate School of Information Science and Engineering | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Tokyo Institute of Technology, Graduate School of Information Science and Engineering | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| University of Tokyo, Research Center for Advanced Science and Technology | ||||||
| 論文抄録 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 同期式回路におけるクロックスキューや増大する消費電力の問題を解決する一つの方法として、クロック信号を用いない非同期式回路力ご注目されている。我々は、2線2相式の非同期式回路を高速化する方法について検討し、その有効性を実証するために、32ビット非同期式プロセッサ TITAC-2 (Tokyo Institute of Technology Asynchronous Computer) の論理設計・レイアウトを行なった。TITAC-2は、0.5μmルール、3層メタル配線の C-MOS スタンダードセルで実現され、現在製造中である。本稿では、TITAC-2のアーキテクチャとシミュレーションによる予測性能について述べる。 | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00349328 | |||||
| 書誌情報 |
全国大会講演論文集 巻 第54回, 号 アーキテクチャ, p. 89-90, 発行日 1997-03-12 |
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| 出版者 | ||||||
| 言語 | ja | |||||
| 出版者 | 情報処理学会 | |||||
