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アイテム
トランスダクション法向け論理回路マッパ
https://ipsj.ixsq.nii.ac.jp/records/129900
https://ipsj.ixsq.nii.ac.jp/records/1299006e215170-25c3-4eee-b3c4-c6b0504cefc8
| 名前 / ファイル | ライセンス | アクション |
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KJ00001330131.pdf (189.8 kB)
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| Item type | National Convention(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 1996-03-06 | |||||
| タイトル | ||||||
| タイトル | トランスダクション法向け論理回路マッパ | |||||
| タイトル | ||||||
| 言語 | en | |||||
| タイトル | Technology Mapper Suitable for Transduction Method | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者所属 | ||||||
| 京都大学工学部 | ||||||
| 著者所属 | ||||||
| 京都大学工学部 | ||||||
| 著者所属 | ||||||
| 岡山県立大学情報工学部 | ||||||
| 著者所属 | ||||||
| 京都大学工学部 | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Kyoto University | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Kyoto University | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Computer Science and System Engineering,Okayama Prefectural University | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Kyoto University | ||||||
| 論文抄録 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 近年の論理LSIの大規模化・高速化に伴い、論理回路の設計においてゲートレベルのみの評価では不足で、実際にLSIを実装した場合の面積および論理の動作速度についても考慮する必要がある。従来、論理ゲートで構成された回路から半導体技術に依存した素子で回路を構成するテクノロジマッピングでは、MISを順序回路に適用できるよう改良したSISを用いることが多い。しかし、結線の接続・切断により論理最適化を行うトランスダクション法では、各ゲートのファンイン数やファンアウト数が増加する場合があいSISのマッパではセル数や面積が増加することがあった。そこで本稿ではトランスダクション法による最適化の効果を反映できるテクノロジマッパについて考察する。 | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00349328 | |||||
| 書誌情報 |
全国大会講演論文集 巻 第52回, 号 ハードウェア, p. 17-18, 発行日 1996-03-06 |
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| 出版者 | ||||||
| 言語 | ja | |||||
| 出版者 | 情報処理学会 | |||||
