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2線2相式非同期マスタースレイブ形レジスタの一構成法
https://ipsj.ixsq.nii.ac.jp/records/120708
https://ipsj.ixsq.nii.ac.jp/records/1207088b5deea2-306c-43da-a339-f0fb91bb861f
| 名前 / ファイル | ライセンス | アクション |
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KJ00001341548.pdf (151.8 kB)
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| Item type | National Convention(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 1991-02-25 | |||||
| タイトル | ||||||
| タイトル | 2線2相式非同期マスタースレイブ形レジスタの一構成法 | |||||
| タイトル | ||||||
| 言語 | en | |||||
| タイトル | Asynchronous Master-Slave Register for 2-rail 2-phase Data Transfer | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者所属 | ||||||
| 東京工業大学工学部 | ||||||
| 著者所属 | ||||||
| 東京工業大学工学部 | ||||||
| 著者所属 | ||||||
| 東京工業大学工学部 | ||||||
| 著者所属 | ||||||
| 東京工業大学工学部 | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Tokyo Institute of Technology | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Tokyo Institute of Technology | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Tokyo Institute of Technology | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Tokyo Institute of Technology | ||||||
| 論文抄録 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 最近のデバイス技術の進歩は著しく、すでに実験室レベルではスイッチング遅延が数ピコ秒という超高速素子が実現されたという報告がいくつかある。従来のプロセッサ回路はチップ全体へのクロック分配が必要である。したがって、クロックの遅れを考慮した場合、クロックがチップ全体の同期をとるために、クロック周波数が素子のスビードに見合うほど速くならない。高速プロセッサを作ろうとする際に同期式を採用する限り上の問題が解決されないとした場合、高速プロセッサ方式の一つの可能性として非同期プロセッサが考えられる。本稿では、2線2相式データ転送方式を採用した非同期プロセッサで用いられるマスタースレイブ型レジスタの構成法を述べる。 | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00349328 | |||||
| 書誌情報 |
全国大会講演論文集 巻 第42回, 号 ハードウェア, p. 154-155, 発行日 1991-02-25 |
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| 出版者 | ||||||
| 言語 | ja | |||||
| 出版者 | 情報処理学会 | |||||
