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アイテム
スキャンデザインルールチェッカの開発
https://ipsj.ixsq.nii.ac.jp/records/117906
https://ipsj.ixsq.nii.ac.jp/records/1179061a3e293f-e4f3-41aa-9d3a-a294f6c8cbf0
| 名前 / ファイル | ライセンス | アクション |
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KJ00003118242.pdf (153.0 kB)
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| Item type | National Convention(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 1989-10-16 | |||||
| タイトル | ||||||
| タイトル | スキャンデザインルールチェッカの開発 | |||||
| タイトル | ||||||
| 言語 | en | |||||
| タイトル | Scan Design Rule Checker | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者所属 | ||||||
| (株)東芝 集積回路事業部 | ||||||
| 著者所属 | ||||||
| (株)東芝 集積回路事業部 | ||||||
| 著者所属 | ||||||
| (株)東芝 集積回路事業部 | ||||||
| 著者所属 | ||||||
| (株)東芝 集積回路事業部 | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Integrated Circuits Division | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Integrated Circuits Division | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Integrated Circuits Division | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Integrated Circuits Division | ||||||
| 論文抄録 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 近年のVLSI技術の目覚ましい発展により、論理回路は大規模化・複雑化し、そのテストが深刻かつ重要な問題となってきている。そのため、論理設計の段階からテストを考慮したテスト容易化設計が必要となり、特に、高い故障検出率のテストベクトルの自動生成が可能なスキャンデザインが次第に使われてきている。しかし、スキャンデザインには幾つかの設計ルールが存在し、もしそのルールに違反した場合、テストベクトルの自動生成ができないなど支障をきたす虞れがあり、回路に対しスキャンデザインルールを満たしているかどうかの検証が必要となる。今回我々は、3種類の手法を組合せたことにより、スキャンデザイン化された回路に対する検証を高速かつ確実に行うことのできるスキャンデザインルールチェッカを開発したので報告する。 | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00349328 | |||||
| 書誌情報 |
全国大会講演論文集 巻 第39回, 号 ハードウェア, p. 1702-1703, 発行日 1989-10-16 |
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| 出版者 | ||||||
| 言語 | ja | |||||
| 出版者 | 情報処理学会 | |||||
