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CMOS／パス・トランジスタ混在論理の合成とレイアウト
https://ipsj.ixsq.nii.ac.jp/records/11646
https://ipsj.ixsq.nii.ac.jp/records/116460a1c082f-2d40-4263-9ef1-6e3ec8ce6359
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-JNL4305024.pdf (161.5 kB)
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Copyright (c) 2002 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | Journal(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2002-05-15 | |||||||
| タイトル | ||||||||
| タイトル | CMOS／パス・トランジスタ混在論理の合成とレイアウト | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Synthesis and Layout of Circuits Combining CMOS/Pass Transistor Logic | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 特集：システムLSIの設計技術と設計自動化 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
| 資源タイプ | journal article | |||||||
| その他タイトル | ||||||||
| その他のタイトル | テクニカルノート | |||||||
| 著者所属 | ||||||||
| 神戸大学／日本学術振興会特別研究員 | ||||||||
| 著者所属 | ||||||||
| 神戸大学 | ||||||||
| 著者所属 | ||||||||
| 神戸大学 | ||||||||
| 著者所属 | ||||||||
| 神戸大学／現在，奈良先端科学技術大学院大学 | ||||||||
| 著者所属 | ||||||||
| 神戸大学 | ||||||||
| 著者所属 | ||||||||
| 神戸大学 | ||||||||
| 著者所属 | ||||||||
| 神戸大学 | ||||||||
| 著者所属 | ||||||||
| 神戸大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kobe University/Research Fellow of the Japan Society for the Promotion of Science | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kobe University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kobe University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kobe University/Presently with Nara Institute of Science and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kobe University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kobe University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kobe University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Kobe University | ||||||||
| 著者名 |
高田, 賢吾
× 高田, 賢吾
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| 著者名(英) |
Kengo, Takata
× Kengo, Takata
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿では，論理関数の単純直交分解の結果を表す分解グラフを利用してCMOS論理とパス・トランジスタ論理を混在させることで，LSIの低消費電力化を実現する合成手法に基づき，多出力回路に対してさらなる論理共有を行い，トランジスタ数を削減する手法を提案する．さらに本手法による合成結果に対して既存ツールによるレイアウトを実現し，実配線を考慮した評価を行うために，CMOS/パス・トランジスタ混在論理用スタンダード・セルライブラリを開発した．このライブラリを用いてベンチマーク回路のレイアウトを行い，実配線を考慮した評価を行った．その結果，CMOS回路，パス・トランジスタ論理回路，および従来手法で合成した回路に対して，16例のベンチマーク回路についての平均で，それぞれ48%，7%，7%の低消費電力化を達成した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | We present an improved synthesis method for low power circuits combining CMOS and pass transistor logic (PTL) based on the previous method using decomposition graphs obtained as the result of simple disjunctive decomposition.The proposed method introduces a few techniques for sharing larger part of sub-circuits in a multi-output circuit.In addition,we have developed a standard cell library to evaluate our method based on the layout results using commercial layout tools.This cell library have been applied to the layout design of benchmark circuits,and we have evaluated the results.As the result,power dissipation has been reduced by 48% compared to CMOS,and by 7% to PTL,and by 7% to the previous method in average for 16 circuits. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN00116647 | |||||||
| 書誌情報 |
情報処理学会論文誌 巻 43, 号 5, p. 1357-1360, 発行日 2002-05-15 |
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| ISSN | ||||||||
| 収録物識別子タイプ | ISSN | |||||||
| 収録物識別子 | 1882-7764 | |||||||
