Suspicious Timing Error Prediction を用いた回路全体の遅延ばらつきに対するロバスト設計

• Item type: Symposium(1)
• 公開日: 2014-08-21
• タイトル: Suspicious Timing Error Prediction を用いた回路全体の遅延ばらつきに対するロバスト設計
• タイトル / 言語: en
• タイトル: An Effective Robust Design for Large Delay Variation Using Suspicious Timing-Error Prediction Scheme
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: ばらつき
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属: 早稲田大学高等研究所
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属(英): en
• 著者所属(英): Waseda University
• 著者所属(英): en
• 著者所属(英): Waseda University
• 著者所属(英): en
• 著者所属(英): Waseda University
• 著者所属(英): en
• 著者所属(英): Waseda University
• 著者名: 吉田, 慎之介; 史, 又華; 柳澤, 政生; 戸川, 望
• 著者名(英): Shinnosuke, Yoshida; Youhua, Shi; Masao, Yanagisawa; Nozomu, Togawa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，半導体技術の微細化に伴い製造時における遅延ばらつきが増加しており，タイミング設計が複雑化してきている．従来のワーストケース設計では多大なマージンが必要となり効率が悪いため，より効率の良いタイミングエラー対策手法の重要性が増加している．STEP はパスの途中をチェックポイントとして STEP 回路で監視することで，タイミングエラーを事前に予測できる．複数の STEP 回路を回路に挿入することで，回路全体で発生するタイミングエラーを予測できる．このような背景から，STEP を用いた回路全体のばらつきに対するロバスト設計に着目し，回路面積を考慮した STEP 回路の挿入位置を決定するアルゴリズムを提案した．提案手法では，STEP 回路を挿入する位置を変えることにより，回路全体で発生するタイミングエラーの予測に使用する STEP 回路の個数を削減する．本稿では，提案手法を 4 種類の回路に対して適用し，3 種類のパラメータを多種類に変化させて計算機実験を行なうことで，提案手法の性能の変化を評価する．実験結果より，3 本のクリティカルパスのみに STEP 回路を入れた場合と比較して，動作周波数の最大倍率を最小で 1.31 倍，最大で 2.25 倍に向上させることができた．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: As process technologies advance, process and delay variation cause a complex timing design and in-situ timing error correction techniques are strongly required. Suspicious timing error prediction (STEP) predicts timing errors by monitoring checkpoints by STEP circuits (STEPCs) and how to insert checkpoints is very important. We have proposed a network-flow-based checkpoint insertion algorithm for STEP. Our proposed method moves STEPC insertion positions to optimize inserted STEPC counts. In this paper, we widely change the parameters in our algorithm and evaluate it by applying it to four benchmark circuits. We show that our proposed algorithm realizes 1.31X-2.25X overclocking compared with just inserting STEPCs into several speed-paths.
• 書誌情報: DAシンポジウム2014論文集; 巻 2014, p. 61-66, 発行日 2014-08-21
• 出版者 / 言語: ja
• 出版者: 情報処理学会