複数の最大遅延ループを持つ非同期式回路のSDI遅延仮定を用いた縮小法

• Item type: SIG Technical Reports(1)
• 公開日: 2014-01-21
• タイトル: 複数の最大遅延ループを持つ非同期式回路のSDI遅延仮定を用いた縮小法
• タイトル / 言語: en
• タイトル: Reduction Method of Asynchronous Circuits with Maximum Delay Loops using SDI Delay Assumption
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: FPGA・非同期
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 岡山大学大学院自然科学研究科
• 著者所属: 岡山大学大学院自然科学研究科
• 著者所属: 岡山大学大学院自然科学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Natural Science Technology, Okayama University
• 著者所属(英): en
• 著者所属(英): Graduate School of Natural Science Technology, Okayama University
• 著者所属(英): en
• 著者所属(英): Graduate School of Natural Science Technology, Okayama University
• 著者名: 田崎, 智也; 籠谷, 裕人; 杉山, 裕二
• 著者名(英): Tomoya, Tasaki; Hiroto, Kagotani; Yuji, Sugiyama
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 非同期式パイプライン回路を設計する手法の一つとして，依存性グラフを用いた合成法が提案されている．この合成法は現実では起こりえない遅延変動も想定した QDI 遅延モデルを採用しているため，回路規模が大きくなる問題があり，その解決策としてより現実的な SDI 遅延モデルを採用し，最大遅延ループの性質を利用した規模縮小法が提案された．本稿では，最大遅延ループが複数ある場合にも適用できるようにこの手法を改良する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: As one of the design methods of asynchronous pipeline circuits, a synthesis algorithm using dependency graphs has been proposed. However, the size of circuits synthesized by this algorithm tends to be large because it assumes QDI delay model. Yoshitake proposed a reduction method using a characteristic of a maximum delay loop in a dependency graph under SDI delay model. In this paper, we improve the method by extending the application range to dependency graphs that have multiple maximum delay loop.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2014-SLDM-164, 号 8, p. 1-6, 発行日 2014-01-21
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会