@techreport{oai:ipsj.ixsq.nii.ac.jp:00096112,
 author = {阿部, 晋矢 and 史, 又華 and 宇佐美, 公良 and 柳澤, 政生 and 戸川, 望 and Shin-ya, Abe and Youhua, Shi and Kimiyoshi, Usami and Masao, Yanagisawa and Nozomu, Togawa},
 issue = {47},
 month = {Nov},
 note = {LSI 全体に占めるクロック信号によるエネルギー消費の割合は大きく，マルチクロックドメイン，クロックゲーテイングなどが提案された．本稿では，マルチクロックドメイン指向 HDR-mcd アーキテクチャを対象としたクロックエネルギー削減に向けた高位合成手法を提案する．提案手法は 1 クロック内の通信が保障されるハドルと呼ぶ区画を利用し，配線遅延の影響を予測，異なるクロック間の同期を考慮した高位合成を実現する．クロックはハドル毎に割り当て，資源制約と時間制約を満たす範囲で低い周波数のクロックを割り当てることで低電力化する．計算機実験により提案手法はクロックゲーテイングのみを考慮した従来手法と比較し，クロックツリーのエネルギーを 30％ 程度削減でき，全体のエネルギーを 25％ 程度削減できることを確認した．, In this paper, we propose a clock energy-efficient high-level synthesis algorithm for HDR-mcd architecture. In HDR-mcd, an entire chip is divided into several huddles. Huddles can realize synchronization between different clock domains in which interconnection delay is required and should be considered during high-level synthesis. In our iterative improvement based algorithm, low-frequency clocks are assigned to non-critical huddles
under resource and latency constraints for energy efficiency improvement. Experimental results show that the proposed method achieves 20% clock energy-saving and 10% total energy-saving compared with the existing methods considering clock gating.},
 title = {HDR-mcdを対象としたクロックエネルギー優位な高位合成と実験評価},
 year = {2013}
}