細粒度パワーゲーテイングを実装したCPU "Geyser-3"の開発と温度に適応した電源遮断制御

• Item type: SIG Technical Reports(1)
• 公開日: 2013-11-20
• タイトル: 細粒度パワーゲーテイングを実装したCPU "Geyser-3"の開発と温度に適応した電源遮断制御
• タイトル / 言語: en
• タイトル: Development of a fine-grain power-gated CPU "Geyser-3" and adaptive power-off control to the temperature
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 低消費電力技術
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 芝浦工業大学
• 著者所属: 芝浦工業大学
• 著者所属: 芝浦工業大学
• 著者所属: 芝浦工業大学
• 著者所属: 芝浦工業大学
• 著者所属: 慶應義塾大学
• 著者所属: 慶應義塾大学
• 著者所属: 東京農工大学
• 著者所属: 東京農工大学
• 著者所属: 電気通信大学
• 著者所属: 東京大学
• 著者所属(英): en
• 著者所属(英): Shibaura Institute of Technology
• 著者所属(英): en
• 著者所属(英): Shibaura Institute of Technology
• 著者所属(英): en
• 著者所属(英): Shibaura Institute of Technology
• 著者所属(英): en
• 著者所属(英): Shibaura Institute of Technology
• 著者所属(英): en
• 著者所属(英): Shibaura Institute of Technology
• 著者所属(英): en
• 著者所属(英): Keio University
• 著者所属(英): en
• 著者所属(英): Keio University
• 著者所属(英): en
• 著者所属(英): Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): The University of Electro-Communications
• 著者所属(英): en
• 著者所属(英): The University of Tokyo
• 著者名: 宇佐美, 公良; 工藤, 優; 松永, 健作; 小坂, 翼; 鶴井, 敬大; 王, 蔚涵; 天野, 英晴; 坂本, 龍一; 並木, 美太郎; 近藤, 正章; 中村, 宏
• 著者名(英): Kimiyoshi, Usami; Masaru, Kudo; Kensaku, Matsunaga; Tsubasa, Kosaka; Yoshihiro, Tsurui; Weihan, Wang; Hideharu, Amano; Ryuichi, Sakamoto; Mitaro, Namiki; Masaaki, Kondo; Hiroshi, Nakamura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 内部の演算器に対して細粒度のパワーゲーテイングを行う 32-bit CPU "Geyser-3" のチップ実装について述べるとともに、オンチップ・リークモニタ回路と OS を使って、温度変動に応じてエネルギーを最小にする電源遮断制御手法を提案する。65nm CMOS プロセスで試作したチップで、5つのベンチマークプログラムを走らせて評価した結果､パワーゲーテイングを行わない場合に比べ､温度 25℃～85℃で､動作時の消費エネルギーが 21～35％ にまで低減することを観測した。さらに、この温度範囲で、従来の細粒度パワーゲーテイング手法に比べ、消費エネルギーが最大で 15％低減することが分かった。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper describes a design and control scheme of a microprocessor whose internal function units are powergated at instruction-by-instruction basis. Enabling/disabling the power gating is adaptively controlled under the support of on-chip leakage monitors and the operating system to minimize energy overhead due to sleep-in and wakeup. Measured results of the fabricated chip in the 65nm CMOS technology demonstrated that our approach reduces energy to 21-35% for the range of 25-85℃ as compared to non power-gated case. Energy dissipation was reduced by up to 15% as compared to the conventional fine-grain power gating technique in the same temperature range.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムLSI設計技術（SLDM）; 巻 2013-SLDM-163, 号 25, p. 1-6, 発行日 2013-11-20
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会