@techreport{oai:ipsj.ixsq.nii.ac.jp:00096078,
 author = {滝澤, 恵多郎 and 齋藤, 寛 and Keitaro, Takizawa and Hiroshi, Saito},
 issue = {13},
 month = {Nov},
 note = {本稿では，束データ方式による非同期式回路を FPGA に実装するための設計支援ツールセットを提案する．始めに面積や静的タイミング解析のしやすさを考慮し，プリミティブを用いて制御モジュールを定義する．これらを用いて制御回路を実現する．次に設計制約コマンド生成の自動化，タイミング検証の自動化，タイミング違反時の遅延調整の自動化を行うツールセットを提案する．提案するツールセットと商用の FPGA 設計ツールを使用することにより，FPGA を対象にレイテンシ制約を考慮した束データ方式による非同期式回路設計が容易に行える．実験ではいくつかのベンチマークに対し提案するツールセットを適用し，回路面積，実行時間，消費電力，消費エネルギーの観点から同期式回路との比較を行う．, This paper proposes a design support tool set for asynchronous circuits with bundled-data implementation which are implemented on a field programmable gate array (FPGA). First, the control module which is composed of primitives is proposed considering area and ease of static timing analysis. The control circuit is composed of control modules. Next, the tool set which automates generation of delay elements and design constraints, timing verification, and delay adjustment is proposed. By using the proposed tool set with a commercial FPGA design tool, the design of a bundled-data implementation with a latency constraint on an FPGA becomes easy, In the experients, this paper evaluates the synthesized circuits in terms of area, latency, power consumption, and energy consumption for some benchmarks comparing with the synchronous counterparts.},
 title = {FPGAを対象とした束データ方式による非同期式回路の設計支援ツールセット},
 year = {2013}
}